Jak nastavit frekvenci RAM. Nastavení RAM v BIOSu. Správa RAM

Máte problémy s rychlostí počítače? Zdá se, že procesor je rychlý a má dostatek paměti a grafická karta je nejnovější a nativní a milovaný Windows znovu a znovu vyhazuje záhadné obrázky jako: „systému výrazně chybí zdroje ... “? Nebojte se a nespěchejte do obchodu. Zkuste nejprve správně používat nástroje k optimalizaci paměti RAM vašeho počítače. Hlavním z těchto nástrojů je bezpochyby BIOS.

Můžeme začít?

Nastavení funkcí čipové sady

Zpravidla zde můžete roztančit RAM, mezipaměť, konfigurovat provoz sběrnic PCI, ISA a AGP a také budovat I/O porty podle růstu. Nejprve přichází na řadu nastavení paměti, takže se jim budeme věnovat.

Konfigurace AUTO(název mluví sám za sebe). Zapojený do banálního podnikání - automaticky konfiguruje parametry hlavní paměti. Tato položka nemá vliv na jemnější nastavení. Jakmile vyberete jiné hodnoty než Manual (manuální nastavení) nebo Disabled (deaktivováno), některé parametry okamžitě nebudou dostupné pro změnu. Má intuitivní nastavení:

60 ns - konfigurace, ve většině případů vhodná pro 60 ns paměti;

70 ns - totéž, ale pro 70 ns paměti;

Disabled (disabled) nebo Manual (manual) - umožňuje ručně nastavit požadované hodnoty.

DRAM RAS# Doba předběžného nabití(doba předběžného nabití dle RAS). Parametr, který určuje počet cyklů systémové sběrnice pro generování signálu RAS. Čím menší je tato hodnota, tím rychleji bude paměť pracovat. Ne každá paměť však vydrží tak krátkou dobu předběžného nabití, takže lze pozorovat „závady“. Možné možnosti:

3 - lepší, rychlejší, vyšší. Obecně platí, že vyhrajeme;

DRAM R/W Leadoff Timing(zpoždění, jsou také waitstate - v přípravě na provádění paměťových operací). Toto definuje počet cyklů sběrnice před provedením operací čtení a zápisu. Nejprve přichází hodnota pro čtení a za lomítkem (/) - pro zápis.

8/7 - pro paměť s "ruční brzdou";

7/5 - pro paměť s "prstováním".

Zpoždění DRAM RAS do CAS(zpoždění mezi signály RAS a CAS). Banální, že? Co je to za démony - CAS a RAS? Paměť je organizována jako matice, a proto, abyste se dostali do požadované buňky, musíte zadat řádek a sloupec. RAS (Row Access Strobe) a CAS (Column Access Strobe) jsou tedy právě signály, které umožňují dostat se do buňky. Tyto signály nejdou paralelně a tento parametr pouze určuje zpoždění v cyklech mezi nimi. Slovo „zpoždění“ už není dobré, takže čím je menší, tím lépe.

3 - jednoznačný pomalý, tři cykly pro povědomí týmu;

2 je to, co potřebujete.

Rychlé zpoždění RAS# až CAS#(interval mezi signály RAS a CAS). Má stejný význam jako DRAM RAS to CAS Delay. Zde je však úloha implicitní, takže neexistuje způsob, jak pochopit, jaké hodnoty BIOS znamená:

Povoleno - pravděpodobně dva cykly zpoždění;

Vypnuto - standardní tři cykly.

DRAM čtení Burst Timing(časy čtení z paměti v dávkovém režimu). Dávkový režim je jednoduchý - v první části je přístup k určité oblasti paměti a ve zbytku dochází k samotnému čtení. Méně je lepší. Nabývá hodnot:

Spekulativní náskok(vydává signál pro čtení dopředu). Pokud je povoleno, řadič paměti může vydat čtecí signál chvíli před dekódováním adresy. Hodnoty jsou standardní:

Povoleno - umožní správci takovou volnost;

Invalidní - dodržujte režim!

Otočné vkládání(prodleva mezi po sobě jdoucími operacemi). Umožňuje extra hodinový cyklus mezi dvěma po sobě jdoucími cykly paměti. Pokud je povoleno (Enabled), pak se výkon mírně sníží, ale mohou nastat případy, kdy paměť funguje perfektně s minimálními prodlevami v ostatních nastaveních pouze v případě, že je přítomen tento dodatečný takt. V tomto případě je lepší to nechat, než zvyšovat zpoždění čtení a zápisu. Pokud je vše již „svazkové“, je lepší to vypnout. Může reagovat následovně:

Povoleno - budu odpočívat;

Postižený - budu orat jako Stachanovec.

Integrita dat (PAR/ECC)(integrita dat, paritní rozlišení nebo ECC). Pro většinu z nás je to irelevantní. Paměť ECC (Error Correcting) je pro domácí použití neúměrně drahá a paritní paměť je již dávno zastaralá. Pokud jste však ukradli několik modulů takové paměti z fungujícího serveru, pak má smysl nastavit to na Enabled (povoleno). Malá poznámka – podle některých odborných odhadů taková paměť funguje o 3–5 % pomaleji než obvykle.

Povoleno - pokud je paměť ECC, pak možná opraví jednobitovou chybu;

Postižení - na nic se nezodpovídám, za všechno může kosmické záření, ale přišlo to samo.

DRAM ECC/PARITY Vyberte(volba režimu opravy chyb). Podle mě a tak je vše jasné. Nabývá hodnot:

Parita - běžná parita: pokud dojde k chybě, stroj se jednoduše „vstane“ se zprávou o selhání;

ECC - Error Control Correction. Pokud je jeden bit "křivka", pak to opravíme a pracujeme dále, jinak - "visí".

Některé systémy mají běžné sloty SIMM i DIMM, takže následují specializovaná nastavení pro SDRAM.

Konfigurace SDRAM(konfigurace SDRAM). Zde se rozhoduje o BIOSu – zda ​​si nastavení uděláte sami, nebo to necháte na svědomí uživatele. Možností je poměrně dost:

Podle SPD - data jsou přebírána z SPD (mikroobvod pro paměťové moduly obsahující všechna časová data);

7 ns - podívejte se na modul, viz 7 ns, nastavte tuto hodnotu. Můžete to dát za dobré moduly (8 ns), ale stabilitu budete mít na svědomí. BIOS tyto parametry vypočítává na základě skutečnosti, že paměť je schopna pracovat na frekvenci 143 MHz;

8 ns - totéž, ale pro 8 ns paměti (schopné pracovat na frekvenci 125 MHz);

Zakázáno nebo Ruční - ruční nastavení.

Doba předběžného nabíjení SDRAM RAS(Doba předběžného nabíjení RAS pro synchronní paměť). Tento parametr má podobný význam jako DRAM RAS# Precharge Time, ale nemá žádný explicitní význam. Nabývá následujících hodnot:

Rychlé - rychlé nabíjení (lepší);

Pomalé - pomalé nabíjení.

SDRAM (CAS Lat/RAS-to-CAS)(zpoždění signálů CAS a RAS do CAS). Kombinovaný parametr, který určuje dobu trvání signálu CAS a zpoždění mezi signály RAS a CAS. Rychlost procesoru, stejně jako kvalita paměti, výrazně ovlivňují možnost změny tohoto parametru, takže buďte opatrní:

2/2 - maximální výkon;

3/3 - větší spolehlivost.

Zpoždění SDRAM CAS na RAS(zpoždění mezi CAS a RAS). Naprosto stejné dekódování jako u DRAM CAS na RAS Delay.

SDRAM CAS# latence(Latence CAS pro synchronní paměť). Nám známá CAS si také občas potřebuje odpočinout. Můžete zadat jeden ze dvou:

2T - dva cykly;

3T - tři cykly.

Zásady uzavření bank SDRAM(jak správně zavřít banky). Ale ne ty, ve kterých se nakládají okurky. Za vzhled tohoto parametru vděčíme problémům čipsetu 440LX, ve kterém dvoubankovní paměť fungovala, řekněme, špatně. Pokud je s vámi vše v pořádku, nechte tento parametr na pokoji, pokud ne, experimentujte. Přijímané hodnoty:

Stránka Miss - hodnota pro dvoubankovní paměť;

Arbitráž - pro čtyřbankovní paměť.

DRAM Idle Timer(pasivní stavový časovač). Určuje čas uzavření stránek paměti. Na výkon to nemá zásadní vliv. Přijímá hodnoty od 0 do 32 (v cyklech).

slídit dopředu(kouká dopředu). Zabývá se tím, že umožňuje (Enabled) nebo zakazuje (Disabled) výměnu datových proudů mezi PCI a pamětí. Pro efektivnější provoz periferií na sběrnici PCI je lepší ji povolit.

Hostitelská sběrnice Fast Data Ready(rychlá dostupnost dat na hlavní sběrnici). Umožňuje odstranit data ze sběrnice současně s jejich vzorkováním. V opačném případě bude mezi těmito dvěma operacemi zpoždění jednoho cyklu. Je lepší povolit (Enabled), ale v případě problémů nastavit na Disabled.

Obnovit tvrzení RAS#(počet cyklů pro regeneraci paměti). Architektura DRAM (Dynamic Random Access Memory) dostala své jméno, protože každá její buňka je vyrobena ve formě kondenzátoru, který se nabíjí, když je zapsána jednička, a vybíjí se, když je zapsána nula. Poté, co čtecí obvod vybije tento kondenzátor a jeho hodnota se stane rovnou jedné, dojde k nabití na předchozí úroveň. Pokud na ubohou buňku všichni zapomněli a nikdo to neřeší, tak brzy uschne a kondenzátor se vybije. Informace se samozřejmě ztrácejí, takže veškerá paměť vyžaduje neustálé dobíjení. Vzhledem k této vlastnosti se paměť nazývá dynamická, protože se musí neustále dobíjet. Tento parametr nastavuje hodnotu počtu cyklů pro dobití. Je vhodné se jí nedotýkat nebo ji nastavit na hodnotu, která odpovídá vlastnostem paměti. Existuje názor, že čím je nižší, tím rychleji paměť funguje.

MA čekat stav(čeká na zahájení čtení z paměti). Parametr určuje, zda se má zadat další hodinový cyklus před zahájením čtení z paměti. Nabývá hodnot:

Pomalé - je přidáno další opatření;

Spekulativní čtení SDRAM(čtení napřed pro synchronní paměť). Parametr podobný v podstatě jako Speculative Lead Off. Nabývá hodnot:

Enabled - povoleno (lepší);

Zakázáno - zakázáno.

Modulace rozprostřeného spektra(šíření modulovaného spektra). Bláznivé jméno. Parametr se zabývá tím, že snižuje elektromagnetické záření složitým provozem generátoru hodin. Výsledkem však může být porucha v provozu citlivých zařízení, takže snížení radiace o 6 % je jen stěží ospravedlnitelné. Nabývá hodnot:

Enabled - povoleno;

Příkaz za cyklus(příkaz za dobu). Parametr povoluje nebo zakazuje provádění příkazů v jednom cyklu. Výrazně zlepšuje výkon. Doporučená hodnota je Povoleno.

Testy

Dobře, obecně jsme se podívali na parametry, které ovlivňují výkon paměťového subsystému, a nyní je začněme přímo testovat. Každá verze BIOSu má pouze část výše diskutovaných nastavení a v našem případě byly testovány parametry CAS Latency, RAS to CAS Delay, RAS Precharge Time a Command per Cycle. Testování bylo provedeno na stroji s následující konfigurací:

PROCESOR: Pentium III 700 MHz (100x7)

základní deska: ASUS CUSL2 (815E)

RAM: Micron PC133 (provozovaný na 100 MHz)

HDD: IBM DTJN 15 GB

Grafická karta: akcelerátor i752 integrovaný do čipové sady i815.

Vzhledem k využití systémové paměti pro grafiku by měl být rozdíl ve výkonu při různém nastavení paměti značný, jak nyní uvidíme.

Není to špatný nárůst o 27,5 %, že? Více než čtvrtina. Rozhodující bylo samozřejmě nastavení Command per Cycle, které umožnilo paměti SDRAM naplno využít svůj potenciál. Mnoho základních desek výchozí tento režim a neumožňuje uživateli toto nastavení změnit. V každém případě, pokud se zaměříte na první čtyři parametry, pak je nárůst o 10,5 %, kterého lze dosáhnout jednoduchým šťoucháním se v nastavení paměti, velmi působivý.

A nyní si připomeňme specifikace PC100 a PC133, z nichž poslední všichni chválí. Pojďme se podívat, zda neodladěná paměť PC133 obstojí v konkurenci oproti odladěné PC100 na různých procesorech a frekvencích systémové sběrnice. Měřili jsme například dobu, za kterou si RAR archivátor poradí s 12,5 MB dat. První hodnota je frekvence systémové sběrnice, druhá je frekvence paměti.

Zajímavý obrázek. Zvláště vtipné je, že Pentium III 700 MHz s vyladěnou pamětí PC100 předčilo Pentium III 933 MHz s nekonfigurovanou pamětí PC100. Jinak nejde o nic neobvyklého – se zpomalením paměti nebo procesoru se doba archivace prodlužuje. Je vidět převaha paměti PC133 asi o 10%, která se při špatném nastavení okamžitě ztrácí.

závěry

Nastavení paměti je poměrně nudná věc. S totálním zavedením SPD to přestalo být tak nutné - ale pokud jsou nějaké problémy a existuje podezření na paměť, pak je nejlepší vyzbrojit se manuálem a projít nastavení. To také pomůže těm, kteří rádi přetaktují procesor, protože někdy pro stabilní provoz musíte na některých místech přidat několik cyklů. Někdy můžete omylem zakoupit vadnou nebo přeznačenou paměť, v takovém případě se bez návštěvy Chipset Setup rozhodně neobejdete.

Snad nejdůležitějším bodem v otázce přesného fungování počítače je konfigurace parametrů různých subsystémů z BIOS Setup, což je prostě nemožné projít. Hlavní vstupně/výstupní systém (BIOS Basic Input Output System) je jakousi „vrstvou“ mezi hardwarovou (komponenty) a softwarovou (operační systém) částí PC. Obsahuje informace o nainstalovaných komponentách a obecných nastaveních celého systému. Většina instalací má však svá specifika, která určují některé rysy a jemnosti fungování subsystémů, které řídí. Systém lze vyladit pro maximální efektivitu nastavením příslušných parametrů na maximální možné hodnoty z hlediska výkonu, ale není zaručeno, že počítač bude fungovat spolehlivě a bez poruch. Na druhou stranu lze systém nakonfigurovat na maximální odolnost proti chybám a zároveň „zdrsnit“ výkon. Každý z těchto extrémů má své klady a zápory, takže se obvykle snaží dosáhnout „zlatého středu“ změnou hodnot odpovídajících nastavení BIOSu. Můžete tak získat optimálně vyvážené parametry a dosáhnout nejvyššího možného výkonu při zajištění stabilního fungování PC.

Hlavními body v této záležitosti jsou nastavení parametrů určených pro konfiguraci systémové RAM (RAM): všechny druhy zpoždění, specifické režimy provozu, obecná provozní schémata atd. vše, co s tímto problémem souvisí, lze nalézt v části „Pokročilé nastavení čipové sady“ (nebo „Nastavení funkcí čipové sady“) v nastavení systému BIOS.

Automatická konfigurace

Tato položka v nastavení je možná hlavní, ale nenachází se přesně v každém systému, na všech základních deskách pro procesory kompatibilní s 486 a na většině základních desek kompatibilních s Pentiem. Určuje možnost změn v nastavení paměťového subsystému typů FPM DRAM a EDO DRAM s uvedením doby trvání přístupového cyklu (minimální doba, po kterou je možné provádět cyklický přístup na libovolné adresy) k datům: 60ns (optimalizováno pro paměťové čipy s přístupovou dobou 60ns), 70ns (optimalizováno pro paměťové čipy s přístupovým cyklem 70ns) a Zakázat (v tomto případě umožnit "ruční" konfiguraci dostupných parametrů paměťového subsystému). Při asynchronním přenosu dat je zaručeno, že určitá operace bude dokončena v pevně stanoveném časovém úseku, protože v tomto případě není funkce paměti vázána na frekvenci systémové sběrnice. Pokud se tedy data objeví bezprostředně po hraně signálu systémových hodin, pak budou načtena až při příchodu další hrany hodinového impulsu. Hodnoty 60/70 ns v této položce signalizují systému, že je nutné použít předem zadané předvolby výrobce základní desky, které zajišťují stabilní provoz paměti na základě nastavené doby přístupového cyklu. Je jasné, že nějaká část maximálního možného výkonu se v tomto případě jistě ztrácí. Proto, aby byla umožněna flexibilní konfigurace, musí být tento parametr nastaven na Disable, což umožňuje přístup k dalším nastavením paměťového subsystému.

Časování čtení DRAM

Parametr, který charakterizuje rychlost čtení dat z paměťového pole. Samotné pole je jakousi souřadnicovou mřížkou, kde je pozice vodorovně (adresa řádku) a svisle (adresa sloupce). Jednoduše řečeno, na průsečíku každé konkrétní adresy řádku a sloupce je jediný „stavební prvek“ pole paměťová buňka, která je klíčem (tranzistorem) a paměťovým prvkem (kondenzátorem). Logický stav článku (fyzicky náboj v kondenzátoru) je prezentován zcela jednoduše: je zde náboj "1", není žádný náboj "0".

K přečtení obsahu jedné paměťové buňky je v nejjednodušším případě zapotřebí pět cyklů. Nejprve se na sběrnici nastaví adresa linky (první polovina plné adresy paměťové buňky). Poté je napájen stroboskop RAS# (Row Address Srobe), což je jakýsi řídicí signál (záchyt adresy řádku), potvrzující přijatou adresu řádku pro zápis na speciálně určené místo registru paměťového čipu. Poté je přenesena adresa sloupce (druhá polovina úplné adresy paměťové buňky), po které následuje přijatý signál potvrzení adresy (zablokování adresy sloupce) CAS# (Strobe adresy sloupce). A nakonec následuje operace čtení z paměťové buňky řízená signálem povolení zápisu WE # (Write Enable). Pokud se ale čtou sousední buňky, pak není potřeba pokaždé přenášet adresu řádku nebo sloupce a procesor si „myslí“, že potřebná data se nacházejí v sousedství. Přečtení každé následující buňky tedy bude trvat tři cykly systémové sběrnice. Zde vzniká existence určitých funkčních schémat (časování v širokém smyslu tohoto konceptu, obvykle znamenající dočasný parametr) konkrétního základního typu paměti RAM: xyyy-yyyy-…, kde x je počet požadovaných cyklů sběrnice pro čtení prvního bitu a y pro všechny následující.

Cyklus přístupu do paměti procesoru se tedy skládá ze dvou fází: požadavku (Request) a odpovědi (Response). Fáze žádosti se skládá ze tří kroků: odeslání adresy, odeslání požadavku na čtení a odeslání potvrzení (volitelné). Fáze odezvy zahrnuje vystavení požadovaných údajů a potvrzení přijetí. Je zcela běžné číst čtyři souvislé (sousední) buňky, takže mnoho typů pamětí je speciálně optimalizováno pro tento režim provozu a srovnání výkonu obvykle udává pouze počet cyklů potřebných k přečtení prvních čtyř buněk. V tomto případě hovoříme o paketovém přenosu, který zahrnuje dodání jedné počáteční adresy a další načítání buňkami v předepsaném pořadí tento druh přenosu zrychluje přístup k paměťovým sekcím s předem určenými sekvenčními adresami. Je jasné, že pokud je potřeba číst data z nesekvenční adresy, dojde k přerušení v "řetězci" přenosu paketů a první bit dalšího náhodného přístupu (adresy) je uvažován s popsaným standardním pěticyklovým přístupem. výše. Procesor typicky generuje adresové pakety čtyři datové přenosy dopředu, protože se očekává, že systém automaticky vrátí data ze zadané buňky a ze tří následujících. Výhoda tohoto schématu je zřejmá: k přenosu čtyř dat je zapotřebí pouze jedna fáze požadavku.

Například pro FPM DRAM paměti je použito schéma 5333-3333-…, na rozdíl od prvního typu dynamické RAM, kde byla použita nejjednodušší 5555-5555-…, ke které se v současné době přistupuje, přičemž se snižuje čas přijmout datový paket, protože. přístupové schéma je již 5222-2222-… Synchronní SDRAM RAM na rozdíl od asynchronní (FPM a EDO) „nepřenáší“ potvrzovací signál do procesoru a vydává/přijímá data v přesně definovaných časových bodech (pouze ve spojení s synchronizační signál systémové sběrnice ), který odstraňuje nesrovnalosti mezi jednotlivými komponenty, zjednodušuje řídicí systém a umožňuje přejít na "kratší" schéma provozu: 5111-1111-… asynchronní typ dynamické paměti.

Proto v uvažované položce nabídky nastavení můžete najít možnosti pro přijatelné hodnoty pro cykly přístupu do paměti: x333 nebo x444 je optimální pro FPM DRAM, x222 nebo x333 pro EDO DRAM a x111 nebo x222 pro BEDO DRAM (a SDRAM ). Změnou těchto parametrů a pokusem o použití kratšího diagramu pro určitý typ paměti můžete dosáhnout určitého zlepšení výkonu.

Časování zápisu DRAM

Parametr v principu podobný předchozímu, s tím rozdílem, že je nakonfigurována práce operací zápisu. Pro základní typy pamětí FPM DRAM a EDO DRAM je hodnota uvažovaného parametru stejná, protože zisk z principu EDO lze získat pouze při operacích čtení. Hodnoty, které mají být nastaveny, jsou tedy podobné „Časování čtení DRAM“ s přihlédnutím ke specifické architektuře použité paměti.

Rychlé zpoždění mezi RAS a CAS

Nastavení, které charakterizuje zpoždění v cyklech hodinového signálu mezi stroboskopy RAS# a CAS# (jak již bylo zmíněno, na signálech RAS# a CAS# klopné obvody na čipu opravují části celého řádku a sloupce adresy), např. která data z mechaniky DOZU jsou přenášena do výstupních zesilovačů ( SenseAmp, který funguje jako dočasný buffer a zesilovač úrovně, protože signál opouštějící čip je dost slabý) a je obvykle 2ns. Toto zpoždění je záměrné a nezbytné k poskytnutí dostatečného času k jednoznačnému určení adresy řádku (signál RAS#) a adresy sloupce (signál CAS#) buňky. Jinými slovy, tento parametr charakterizuje interval mezi řadičem paměti, který vysílá signály RAS# a CAS# na sběrnici. Je jasné, že čím menší tato hodnota, tím lépe, ale nezapomínejte, že za ní stojí schopnost samotných paměťových čipů realizovat nastavené zpoždění, takže zde je volba nejednoznačná.

Doba předběžného nabití DRAM RAS

Parametr, který určuje dobu opětovného vydání (doba akumulace náboje, dobíjení) signálu RAS#, tzn. po jaké době bude paměťový řadič schopen znovu vydat inicializační signál linkové adresy. To je způsobeno nutností provádět fáze aktualizace obsahu paměťových buněk. Toto nastavení lze nastavit na 3 nebo 4 (v cyklech sběrnice) a je podobné v časování jako předchozí nastavení – méně je více. Někdy je možné nastavit konkrétní schéma regeneračního cyklu nebo přímo zadat čas aktualizace obsahu paměťového řádku, vyjádřený v mikrosekundách (ms).

Pro zachování integrity informací by měl být náboj kondenzátorů pravidelně aktualizován (regenerován) čtením obsahu celého řádku a jeho opětovným přepisováním. Paměťová zařízení s dynamickou „povahou“ mají jednu poměrně závažnou nevýhodu – vysokou pravděpodobnost chyby, kdy se data zapsaná do určité buňky mohou při čtení ukázat jinak, což souvisí s cykly regenerace náboje v paměťové buňce. Ke kontrole a nápravě tohoto nedostatku existují dva způsoby kontroly integrity dat: kontrola paritního bitu a kód opravy chyb. Jak již bylo zmíněno, dynamická paměťová elementární buňka se skládá z jediného kondenzátoru a vypínacího tranzistoru, což umožňuje dosáhnout vyšší hustoty prvků (větší počet článků na jednotku plochy) oproti statickému. Na druhou stranu má tato technologie řadu nevýhod, z nichž hlavní je, že náboj nahromaděný na kondenzátoru se časem ztrácí. Navzdory skutečnosti, že v topologii kondenzátorů dynamických paměťových buněk je použito dobré dielektrikum s elektrickým odporem několika teraohmů (x10 12 Ohm), náboj se ztrácí poměrně rychle, protože rozměry jednoho kondenzátoru jsou mikroskopické a kapacita malého zrnka je asi 10 -15 F. S takovou kapacitou se na jeden kondenzátor nashromáždí jen asi 40 000 elektronů.

Průměrná doba úniku náboje v poli DOZU je v řádu stovek nebo dokonce desítek milisekund, takže musí být dobíjen v intervalech 64 ms, jak vyžaduje JEDEC Std 21-C. Data z jádra se čtou a přenášejí do úrovňových zesilovačů, načež se bez přechodu na výstup zapisují zpět do pole. Banka paměťových čipů (pole buněk s určitou organizací struktury sestávající z řádků a sloupců) standardně obsahuje buď 2k, nebo 4k, nebo 8k řádků (přesněji nebo 2048, nebo 4096, nebo 8192), přístup ke kterému umožňuje současnou regeneraci celého pole souvisejícího s tímto řádkem. Ať je to jak chce, nejlepším schématem regenerace není aktualizovat obsah buněk všech řádků současně, ale postupně aktualizovat každý řádek jednotlivě. Výsledkem je, že na základě pole 4k (průměrná hustota) můžeme vypočítat standardní normální schéma regenerace pro jeden řádek vydělením celého obnovovacího cyklu počtem řádků: 64000 m s/4096=15,625 m s. Pokud banka obsahuje více než 4k řádků, lze jedním příkazem zpracovat libovolné dva řádky, případně se vše řeší prostým vynásobením obnovovací frekvence přesně naopak, pokud banka obsahuje méně než 4096 řádků. Pokud zvážíme možná řešení problému aktualizace obsahu pole DOZU, jsou v současnosti známy tři různé způsoby regenerace dat.

Regenerace jedním RAS (ROR RAS Only Refresh). V tomto případě je adresa regenerovaného řádku přenesena na adresovou sběrnici, na což je vydán signál RAS# (stejně jako při čtení nebo zápisu). V tomto případě je vybrána řada buněk a data z nich jsou dočasně přiváděna do vnitřních obvodů (přesněji do zesilovačů výstupní úrovně) mikroobvodu, načež jsou zapsána zpět. Protože signál CAS# není sledován, cyklus čtení/zápisu se nespustí. Při příštím přenosu adresy dalšího řádku a tak dále, dokud nejsou obnoveny všechny buňky, načež se cyklus regenerace opakuje. Nevýhodou tohoto způsobu je samozřejmě obsazení adresové sběrnice a v době regenerace je zablokován přístup k dalším podsystémům počítače. To značně snižuje celkový výkon, protože tento druh regenerace v paměťových čipech musí být prováděn poměrně často.

CAS před RAS (CBR CAS Before RAS). V normálním cyklu čtení/zápisu signál RAS# vždy dorazí jako první, následovaný CAS#. Pokud CAS# dorazí před RAS#, začne speciální obnovovací cyklus (CBR), ve kterém se adresa řádku nepřenáší a mikroobvod používá vlastní interní čítač, jehož obsah se s každým CBR zvyšuje o 1 (diskrétní přírůstek). cyklus. Tento režim umožňuje regeneraci paměti bez zabírání adresové sběrnice, což je z hlediska systémových prostředků jistě ekonomičtější.

Mechanismus automatické regenerace (AutoPrecharge) nebo samoregenerace (SEREf SElf REfresh) se obvykle používá v úsporném režimu, kdy systém přejde do stavu „spánku“ a ovladač hodin je deaktivován. Režim rozšířené regenerace (EREf Extended REfresh) není samostatnou metodou, která charakterizuje samotnou schopnost mikroobvodu, ale stejně jako zkrácený (REREf REduce REfresh) určuje pouze frekvenční režim pro aktualizaci obsahu pole vzhledem k normálnímu cyklu (Normální, 15,625 ms) a spočívá v "podmnožině" cyklu samoobnovení. S EREf se šetří energie, protože nyní lze regeneraci stránky (řádku) provádět mnohem méně často: řekněme po 125,2 ms a ne po 15,625 ms, jak je tomu u standardní regenerace. Snížené obnovování se doporučuje pro použití ve velkokapacitních paměťových čipech (64Mbit zařízení a větší) a v paměťových modulech s velkým počtem čipů (16 a více). Samoregenerace se využívá v obdobích mikrospotřeby (celkový stav systému Suspend), kdy se obsah paměťového čipu regeneruje sám inkrementací svého vnitřního čítače, což znamená, že lze vypnout všechny ovládací funkce. V tomto stavu je aktualizace dat v buňkách výše popsanými metodami nemožná, protože nemá kdo posílat signály k regeneraci a paměťový čip si to udělá sám, spustí vlastní generátor, který taktuje jeho vnitřní obvody.

Takže metoda ROR byla použita v prvních čipech DRAM a v současné době se prakticky nepoužívá. Metoda CBR se aktivně používá v čipech EDO DRAM. Samoregenerace se doporučuje pro systémy založené na SDRAM a podporuje následující hodnoty: 3,906 ms (0,25x snížené), 7,812 ms (0,5x snížené), 15,625 ms (normální), 31,25 ms (2x prodloužené), 62,5 ms ( 4x prodloužený) a 125,2 m s (8x prodloužený). Je jasné, že samotná schopnost konkrétního paměťového čipu (řízeného „uzavřeným“ nastavením v BIOSu nebo samoregenerací) je dána architektonicky a závisí na typu použité paměti. Nastavením největšího časového cyklu se však do obecného diagramu časování „nevejdete“, takže výrobce paměťového modulu jednoduše zadá tento druh informací do speciálně určeného místa SPD čipu, kterým je vybavena většina moderních DIMMů. Pokud na použitém modulu takový mikroobvod není, pak je možné, za předpokladu, že to flexibilní nastavení BIOSu umožňuje, nezávisle nastavit frekvenci regenerace na základě standardních 15,625 ms pro 4k pole banky, čímž se sníží ( snížený) cyklus o faktor 1 při zvýšení počtu linek nebo zvýšení (prodloužení) cyklu při snížení počtu linek vše závisí na logické organizaci (počet bank a struktura bank) mikroobvodu a jejich počtu v konkrétní paměťový modul.

MA čekat stav

Čekací doba přepínače adresy, která umožňuje nastavit nebo odstranit další cyklus zpoždění před přístupem ke konkrétnímu paměťovému čipu (signál výběru čipu, CS#). Jakýmsi „kontrolním bodem“ provozu je přepínání signálu MA# (Memory Address) s jedno- nebo dvoucyklovým předstihem CS#. Tento bod bude podrobněji zvažován níže ve vztahu k synchronním systémům.

DRAM R/W Leadoff Timing

Tato položka charakterizuje počet cyklů, které paměťový subsystém stráví přípravou na provedení operace čtení/zápis dat, přičemž určuje jejich počet na sběrnici před provedením operace v samotném mikroobvodu. V tomto případě jsou možné následující hodnoty: 8/7 a 7/5 počet cyklů pro čtení/zápis. Jako každý parametr, který charakterizuje zpoždění, byste se měli pokusit jej nastavit na nižší hodnotu.

Spekulativní náskok

Parametr, který povoluje (Enable) a deaktivuje (Disable) režim signálu čtení napřed (READ), jehož oprávnění umožňuje jeho vydání o něco dříve, než je dekódována adresa (jedinečně určeno pomocí stroboskopů RAS# a CAS# ). Protože určení adresy požadované buňky trvá určitou dobu, systém plýtvá hodinami, které lze dobře využít. Proto povolení tohoto parametru umožňuje číst adresu další buňky, zatímco probíhá proces určování souřadnice buňky, jejíž adresa byla vypočtena dříve. Tato technika také do určité míry ušetří čas a sníží počet „nečinných“ cyklů systémové sběrnice.

DRAM ECC/Parity Select

Parametr, který řídí režimy řízení integrity dat: kód opravy chyb (ECC Error Correction Code) a kontrola parity (Parita). Často je zde také položka „DRAM Data Integrity Mode“.

Podle charakteru lze chyby paměti rozdělit na dva typy. Dočasné chyby (selhání, měkké chyby) spojené s dopadem kosmického záření, částic alfa, vnějšího a vnitřního šumu obvykle vedou k jediné změně informace a nejčastěji se data zapisují do stejné buňky opakovaně bez chyb. Trvalé chyby (selhání, tvrdé chyby) vyplývající z nefunkčnosti samotných paměťových čipů často vedou ke ztrátě informací v celém sloupci nebo dokonce v celém čipu.

V případě použití paritního schématu je jeden paritní bit uložen ve speciálně přidělené oblasti paměti spolu s každých osm bitů informace. Paritní bit je vytvořen následovně: počítá se počet "jedniček" v binární reprezentaci bajtu: pokud je sudý, pak tento bit nabývá hodnotu "1", pokud ne, "0". Poté jsou data zapsána do hlavní paměti. Když je tento datový bajt přečten z buňky, je mu „přiřazen“ paritní bit a poté je analyzována 9bitová hodnota. Pokud je v tomto čísle lichý počet jedniček, pak se paritní bit "odřízne" a bajt informace se přenese ke zpracování jinak, vygeneruje se chyba parity a počítač je pozastaven se zprávou. Pokud se změní sudý počet informačních bitů, kontrola parity se nezdaří. Přestože kontrola parity dokáže detekovat maximálně dvoubitové chyby, nedokáže je opravit.

Modul ECC dokáže nejen detekovat, ale také opravovat chyby a generovat chybu parity. Typicky je toto schéma práce založeno na použití Hammingových kódů (kódy korigující šum), které umožňují detekovat a opravit jeden chybný bit, nebo najít dva a opravit jednu chybu (opravné vlastnosti kódu jsou určeny jeho redundance). Korekce chyb je mnohem složitější než parita a používá se v systémech, kde je potřeba přenášet velké množství informací s minimální pravděpodobností chyby. V každém případě, ať už se jedná o schéma parity nebo ECC, použití těchto typů paměti může snížit výkon: pokud parita dokáže „zpomalit“ systém o 23 %, pak u ECC toto číslo někdy dosahuje 10 %, v závislosti na složitost použitého algoritmu. 72bitový ECC modul je navíc dražší než jeho obvyklý 64bitový „analog“ se stejnou kapacitou, takže volba použití těchto typů pamětí na PC je pouze na každém.

Přítomnost modulu, který podporuje schéma ECC v PC, je určena samotným systémem, a pokud není žádný nalezen, nelze položku nabídky "DRAM Data Integrity Mode" změnit "šedé" pole s označením "Non-ECC" . Povolení položky "DRAM ECC/Parity Select" za předpokladu, že jsou v systému použity příslušné paměťové moduly, vede k aktivaci kontroly opravy chyb nebo k zahrnutí mechanismu kontroly parity.

Konfigurace SDRAM

Parametr, který určuje, jak je nakonfigurován paměťový subsystém na základě SDRAM a nabývá následujících hodnot: podle SPD (požadované parametry jsou načteny ze speciálního sériového detekčního čipu nainstalovaného na paměťovém modulu a plně optimálně přizpůsobeného typu a individuálním vlastnostem čipů nainstalovaný na něm) nebo Manuální (je povoleno měnit určité parametry "ručně", přičemž příslušné položky nabídky těchto parametrů budou dostupné pro úpravu). Podstatou tohoto nastavení je, že v případě použití schématu Manual je umožněn přístup ke změně parametrů „SDRAM CAS Latency Time“, „SDRAM RAS-to-CAS Delay“ a „SDRAM RAS Precharge Time“, které tvoří hlavní časové schéma operace paměti (CL-t RCD -t RP, v tomto pořadí) a umožňují flexibilnější konfiguraci subsystému založenou na synchronní paměti RAM, vše podobné dříve zvažovanému parametru "Automatická konfigurace". V případě použití schématu SPD se požadované hodnoty automaticky načtou z čipu EEPROM, do kterého výrobce konkrétního paměťového modulu předem „problikne“ potřebné hodnoty časových parametrů (časování), zajišťující stabilní provoz.

Při synchronní práci s pamětí jsou operace prováděny striktně s cykly generátoru systému. Současně se řízení synchronní RAM stává poněkud komplikovanější než asynchronní, protože je nutné zavést další latche, které ukládají adresy, data a stavy řídicích signálů. Výsledkem je, že namísto trvání přístupového cyklu, který se používá pro charakteristiky v asynchronních systémech, k popisu rychlosti SDRAM, se uchýlí ke specifikaci trvání periody hodinového signálu (t CLK Clock time , hodnota nepřímo úměrná na frekvenci opakování hodin). Proto je v některých verzích BIOSu možné přímo uvést dobu trvání periody hodinového signálu: 7ns (maximální pracovní frekvence tohoto modulu je 143MHz, proto budou použitá časová schémata optimalizována pro paměťová zařízení s - 7 parametr indikovaný přímo na čipu samotném), 8ns (maximální pracovní frekvence tohoto modulu 125MHz, takže nastavení časování bude optimalizováno pro paměťová zařízení s parametrem -8) a 10ns (maximální pracovní frekvence tohoto modulu je 100MHz, tzn. nastavení časování bude optimalizováno pro paměťové čipy s parametrem -10), které fungují podobně jako ty popsané dříve v odstavci „Automatická konfigurace“, ale jsou relativně vzácné.

Pole mikroobvodů standardně obsahuje logické banky (Bank), jejichž počet a organizace je dána individualitou (fundamentálností) samotné architektury a konečnou kapacitou mikroobvodu. Banky obsahují logické řádky (Row), také nazývané stránky (Page, aby nedošlo k záměně s fyzickými řádky), které zase obsahují sloupce (Column), matice tvořená takovou hierarchií je jádrem paměťového čipu. Řetězec je množství dat, které se čte nebo zapisuje do jedné z několika jaderných bank. Sloupce jsou podmnožiny řádků, které se čtou nebo zapisují v jednotlivých fázích operací čtení/zápis.

Zvažte postupně průběh dat na čipu. Smyčka obvykle začíná, když přijde aktivační příkaz banky, který vybere a aktivuje požadovanou banku a řádek v jejím poli. Během dalšího cyklu jsou informace přeneseny na interní datovou sběrnici a odeslány do zesilovače úrovně (jak již bylo zmíněno dříve, jakýsi „akumulátor“, který plní roli jak zesilovače signálu, tak dočasné vyrovnávací paměti). Když úroveň zesíleného signálu dosáhne požadované hodnoty, data jsou uzamčena (Latch) interním hodinovým signálem - tento proces se nazývá zpoždění mezi určením adresy řádku a sloupce (t RCD RAS#-to-CAS# Delay) , trvá 23 cyklů systémové sběrnice (počet period hodin). Po této prodlevě může být ve spojení s adresou sloupce zadán příkaz ke čtení, aby se vybrala adresa prvního slova (v tomto případě množství dat přenesených za cyklus rovnající se šířce datové sběrnice paměťového čipu), které má být načteno. ze zesilovače úrovně. Po vydání příkazu čtení se provede dvou- nebo třícyklové zpoždění sloupce select stroboskop (CAS# signal delay CAS# Latency nebo jednoduše CL), během kterého jsou data vybraná ze zesilovače úrovně synchronizována a přenášena na externí čip. piny (DQ linky). Po prvním slovu následuje zbytek během každého následujícího hodinového signálu, přičemž se vypočítá plná délka shluku (Burst Length), počet nepřetržitě přenášených slov v jedné fázi přenosu dat. Teprve po přenosu všech informací mohou být data vrácena ze zesilovače do řady prázdných buněk pole, aby se obnovil jeho obsah, což trvá 23 hodinových cyklů. Abychom byli spravedliví, je třeba poznamenat, že navzdory správnému zápisu sekvence t RCD -CL-t RP má obvykle hlavní časové schéma tvar CL-t RCD -t RP , což naznačuje stupeň důležitosti parametrů, z nichž se skládá. . Dynamické, a proto mající vlastnost zeslabení signálu a úniku, ze své podstaty musí pole buněk regenerovat svůj obsah. Období obnovy nabití nastavuje řadič regenerace monitorovacího programu prováděného čítačem obnovování (Refresh Counter), taková obnova vyžaduje 710 cyklů, během kterých je datový tok přerušen.

Postup zápisu při zvažování schématu dočasného přístupu je podobný fázi čtení s rozdílem v dodatečném intervalu tWR, který charakterizuje dobu obnovy rozhraní po operaci. Jinými slovy, perioda obnovy ve fázi zápisu je obvykle dvoucyklové zpoždění mezi koncem datového výstupu na sběrnici (poslední impuls na datové sběrnici) a zahájením nového cyklu. Tento časový interval zajišťuje obnovení rozhraní po operaci zápisu a zajišťuje její správné provedení. Výsledkem je, že na konci přenosu posledního slova ve fázi zápisu řádek banky, ke které se přistupuje, vstoupí do fáze regenerace nikoli okamžitě, ale po dodatečném zpoždění, jehož minimální hodnota je určena nejmenší interval, během kterého se očekává správné dokončení aktuální operace zápisu. Proto se doba aktivity stránky ve fázi zápisu stane větší než hodnota t RAS fáze čtení o dobu trvání obnovovací periody tWR.

Doba latence SDRAM CAS

Zpoždění při vydávání signálu CAS# pro synchronní čip RAM je jednou z nejdůležitějších charakteristik a označuje minimální počet cyklů sběrnice (Clock Period) od okamžiku, kdy je požadavek na data „opraven“ stroboskopem CAS#, až do okamžiku je detekován a přečten. Předpokládá se, že v době příchodu hrany signálu CAS# jsou na adresových vstupech správná data. Protože však existují časová zpoždění všude (včetně samotného mikroobvodu), je na jejich překonání vyhrazen určitý čas a vzhledem k rozšíření parametrů zpoždění pro různé adresní linky se mohou lišit, v tomto případě je to CAS Latency ( CL) a CL2 a CL3 jsou časy zavedeného zpoždění v cyklech (2 a 3). Čím menší zpoždění, tím větší rychlost práce s pamětí, ale také větší riziko, že se data dostanou „na špatnou adresu“, což jistě způsobí výpadek. Stabilita proti takovým poruchám je stabilita CL.

Jinými slovy, CL je zpoždění mezi vytvořením čtecího příkazu logikou řízení čipu a dostupností prvního slova pro čtení. Pokud k registraci (rozpoznání signálu určité logické úrovně přijímačem) čteného příkazu dojde na hraně hodin N a CL je M hodin, pak budou odpovídající data dostupná po N + M taktech. Pro zajištění garantovaného výstupu dat se však tranzistory výstupních obvodů datových linek zapínají o jeden cyklus dříve (N + M-1), tzn. vydávají data na (v té době) nedefinovaných úrovních, což způsobuje, že paměťový řadič čeká ještě jeden cyklus, než přijme příchozí data. Při použití CL2 pro moduly dimenzované pro danou frekvenci na CL3 nemusí mít výstupní obvody čas na nastavení správné úrovně (a poskytnutí jmenovitého proudu) pro přesnou reprezentaci dat na sběrnici a může dojít k chybě.

Zpoždění SDRAM RAS-to-CAS

Podobný parametr (Fast RAS-to-CAS Delay), definovaný jako t RCD , byl popsán dříve a v tomto případě může nabývat hodnot 2 nebo 3, čímž se nastavuje dvou- a třícyklové zpoždění od začátku odeslání aktivačního příkazu konkrétní logické banky do okamžiku přijetí příkazu čtení/zápis při příchodu předního CAS # (přechod na aktivní nízkou úroveň). Jinými slovy, po vydání příkazu k aktivaci banky musí být řádek, ke kterému se přistupuje, předem nabit (provést cyklus akumulace náboje, Precharge), než dorazí příkaz ke čtení (určený adresou sloupce). To znamená, že data jsou přenášena z paměťového pole do zesilovače výstupní úrovně na čipu se zpožděním 2 nebo 3 cyklů. Mělo by být zřejmé, že daná latence sama o sobě hraje spíše menší roli v celkové latenci při přístupu na stránku a/nebo čtení dat z otevřené stránky. Ne v každém BIOSu je však možné měnit hodnotu tohoto zpoždění z důvodu chybějícího odpovídajícího parametru, nicméně ve skutečnosti je t RCD zohledněno i v hodnotě "Bank X/Y Timing".

Doba předběžného nabíjení SDRAM RAS

Doba dobíjení řádku je t RP . V tomto případě vám čip DRAM se dvěma/čtyřmi bankami (logická organizace) umožňuje tento čas „schovat“, aby byl zajištěn nepřetržitý vstup/výstup dat: v době, kdy dojde k jakékoli operaci s jednou paměťovou bankou, druhá má čas na regeneraci (aktualizace dat). Jednoduše řečeno, tento parametr umožňuje definovat rychlou (Fast) nebo pomalou (Slow) akumulaci náboje na lince RAS # před začátkem regeneračního cyklu. Nastavením hodnoty na Fast se zvýší výkon, ale může způsobit nestabilitu. Slow naopak působí opačně – zvyšuje stabilitu počítače, prodlužuje však čas strávený cyklem regenerace dat. Doporučená hodnota Fast by tedy měla být nastavena, pokud jste si jisti kvalitou paměťových čipů. Běžně se vyskytující hodnoty 2 a 3 této položky určují počet cyklů systémové sběrnice potřebných k obnovení dat na stránce, na kterou se přistupovalo.

Obecně platí, že zpoždění způsobené nahromaděním poplatku v řádku je nutné k přesunutí dat zpět do pole (banka/zavřít stránku) před příchodem dalšího příkazu k aktivaci banky. Tedy 3060 % z celkového počtu přenesených požadavků na čtení je ztraceno na jedné stránce (Stránka, běžně označovaná jako řádek logické banky), která se nazývá Page Hit. V tomto případě tedy není potřeba aktivovat banku, protože data jsou již na stránce a vše, co je potřeba, je změnit adresu sloupce vydáním signálu CAS#. Pokud požadovaná data nejsou na dané stránce nalezena, je nutné je vrátit do pole a banku uzavřít.

Pokud požadovaná data existují ve stejné bance, ale v různých řádcích, musí být vydán příkaz k opětovnému načtení k uzavření banky (mezera rovna trvání dobíjení) a nový příkaz aktivace banky otevře správný řádek (zpoždění t RCD), kde jsou umístěna požadovaná data . Později, po intervalu CL, přijde příkaz read na správně zvolenou adresu. Výsledkem je, že celkový počet cyklů zpoždění (tRCD-CL-t RP vzor) popsaný jako 2-2-2 je 6 cyklů, zatímco vzor 3-3-3 jej zvýší na 9.

Pokud jsou požadovaná data umístěna v různých řádcích, není třeba trávit čas čekáním na uzavření první banky, takže zpoždění t RP se v tomto případě nebere v úvahu. Zůstane tedy pouze zpoždění CAS# a interval RAS#-CAS#. Obecně je toto schéma mírně zjednodušené, protože pokud jsou data ve stejné bance, ale v různých řádcích, musí být banka nejen uzavřena, ale také znovu aktivována. Proto má každá banka velmi krátkou dobu, během níž zůstává otevřená, a doba cyklu t RC se stává poměrně kritickým faktorem.

U paměťového čipu, který vstoupil do fáze seberegenerace (SEREf), je nutný určitý časový interval, aby se vrátil zpět do aktivního stavu. Jak již bylo zmíněno dříve, pokud zařízení vstoupí do fáze Self-Refresh, všechna vstupní rozhraní se přenesou do stavu DtC (Don't Care) a hodinový vstup CKE se deaktivuje, načež se okamžitě zapne počítadlo regenerace na čipu. . Během této doby je paměťový čip vůči systému pasivním zařízením a nereaguje na příkazy, protože synchronizační rozhraní je deaktivováno. Po fázi vnitřní obnovy se aktivuje mechanismus externí synchronizace a povelem Refresh Exit se zařízení vrátí do aktivního stavu. Fáze plné aktivace od začátku signálu CKE do připravenosti přijmout první příkaz z ovladače však trvá 47 cyklů a nazývá se Refresh RAS Assertion.

Čas cyklu SDRAM Tras/Trc

Parametr, který charakterizuje rychlost čipu SDRAM (dynamika pole) a určuje poměr intervalu, během kterého je řádek otevřen pro přenos dat (t RAS RAS # Active time) k období, během kterého probíhá celý cyklus otevírání a aktualizace řádek je dokončen (t RC Row Cycle time, také nazývaný Bank Cycle Time.

Výchozí hodnota je 6/8, což je pomalejší, ale stabilnější než 5/6. V SDRAM však cykluje o 5/6 rychleji, ale nemusí nechat řádky (řádky) otevřené po dostatečně dlouhou dobu k dokončení transakce, což platí zejména pro SDRAM s taktovací frekvencí vyšší než 100 MHz. Proto se doporučuje zkusit nastavit 5/6 pro začátek, aby se zvýšil výkon SDRAM, ale pokud se systém stane nestabilním, měl by být změněn na 6/8. Tento parametr lze také nalézt ve formuláři . Například pro některé základní logiky mohou mít tato nastavení následující hodnoty: pro řadu i82815xx nebo , pro řadu VIA kit nebo a pro ALi MAGiK1 .

Cyklus zásobníku určuje počet cyklů požadovaných po vydání příkazu k aktivaci bloku před začátkem fáze dobíjení. Jinými slovy, jakmile je stránka otevřena, musí být po určitou dobu otevřená, než se znovu zavře. Parametr t RC udává minimální počet cyklů od začátku přístupu k řádku do opětovné aktivace banky. Protože fáze načítání má zpoždění 23 cyklů, je celý cyklus banky součtem aktivní doby signálu RAS# a intervalu aktualizace dat na stránce: t RС =t RAS +t RP , kde t RAS =t RCD +CL je definováno jako zpoždění odezvy ( Latency) charakterizující časový interval mezi registrací přijatého příkazu a okamžikem přenosu dat spojených s příkazem. tRC tedy charakterizuje celkový počet cyklů zahrnutých v hlavním časovém schématu tRCD-CL-tRP. Například řada i82815xx podporuje nebo schémata, která ukazují, že doba dobíjení je pevná a činí dva cykly sběrnice (2T). Řada základních logik od VIA určuje interval t RAS z hodnot 5T a 6T, což udává plovoucí hodnotu t RP ve 2, respektive 3 cyklech, nejsou však přímo dostupné, ale jsou součástí „ mix“ nastavení.

Současné čipy SDRAM mají doby cyklu jádra 5060 ns. Na druhou stranu to znamená, že teoreticky má čip taktovaný na 133MHz (perioda 7,5ns) hodnotu t RC =7T, ze které lze určit aktuální cyklus jádra: 7x7,5ns=52ns. Pokud se frekvence hodin zvýší, počet cyklů se také odpovídajícím způsobem zvýší, aby se vešel do okna 50ns. Po provedení výpočtu můžeme zaznamenat teoretickou hranici taktovací frekvence SRDAM na 183MHz při současných parametrech (9T), což znamená 49,2ns cyklus jádra. Zajímavostí je, že v raných revizích řady i82815 vypadal obvod jako nebo , který určuje limit hodinové frekvence v oblasti 166MHz. U 100MHz taktu by měl být bankovní cyklus nastaven na 5/7, abyste dosáhli co nejlepšího výkonu, a u 133MHz sběrnice by měl být nastaven na 5/8 nebo 6/8 podle toho, jak moc chcete "přetaktovat" rozhraní.

V tomto ohledu je nejdůležitější otázkou stanovení minimálního možného intervalu aktivity stránky (signál RAS #) a toho, co bude znamenat překročení jeho povolených hodnot (t RAS Violation). Poté, co signál RAS# aktivuje banku, jsou data uzamčena v zesilovači úrovně. Například existují dvě paralelní linky, z nichž jedna je signálová a druhá je připojena. Tento obvod funguje na principu střídání, kdy každá linka může být jak signální, tak referenční. Zesilovač úrovně rozlišuje napětí mezi nabitým datovým vedením a referencí a zesiluje relativně slabý signál, což je třeba udělat, aby se obnovila informace v buňkách. Signální linky mají dobře definovanou kapacitu, která klesá s rostoucím nábojem. Pokud fáze opětovného načtení (vymazání všech informací z datové linky pro aktivaci přístupu na další bankovní linku) začne dříve, než se úroveň signálu dostatečně stabilizuje, aby se obnovil původní obsah stránky, je narušena dobře definovaná doba trvání aktivity stránky (signál RAS#). (t RAS Violation), což má za následek úplnou ztrátu dat nebo v nejlepším případě nesprávné obnovení. Jinými slovy, t RAS je čas potřebný k tomu, aby se plné nabití nashromáždilo v řadě a data byla obnovena před začátkem dalšího cyklu dobíjení. Reload je zase příkaz, který zavře stránku nebo banku, takže t RAS je také charakterizován jako minimální doba aktivity stránky. Pokud k tomu připočteme dobu trvání dobíjecího cyklu, pak výsledkem bude celkový počet cyklů potřebných k otevření a zavření banky, tzv. bankový cyklus (t RC) – to, co bylo diskutováno dříve.

Stav čekání SDRAM MA

U systémů založených na synchronní RAM potřebuje paměťový řadič odeslat několik přístupových signálů, aby dokončil kompletní fázi přístupu ke konkrétnímu paměťovému čipu: CS# (výběr čipu), MA (adresa paměti), WE# (povolení zápisu) RAS# ( záblesk potvrzení adresy řádku ) a CAS# (záblesk ověření adresy sloupce). Jakýkoli přístup do paměti zahrnuje tyto signály v různých variantách v závislosti na typu prováděné operace. Například bez signálu výběru čipu nebudou čipem akceptovány všechny následující příkazy.

Takže všechny adresní linky jdoucí z paměťového řadiče do subsystému jsou připojeny ke všem paměťovým čipům na všech modulech, což způsobuje značné (v závislosti na celkovém počtu čipů) logické zatížení řadiče, který musí poslat správnou koncovou adresu do všechny čipy v modulu (k ní). Proto se doporučuje před signálem CS# sledovat 12 hodinový předstih adresy a další specifické informace. V důsledku toho mohou být adresy a další specifické příkazové signály vydávány s 0- (Rychlý, nezahrnuje žádný stav čekání před vydáním signálu CS#), 1- (Normální, jeden cyklus před příkazem pro výběr čipu) nebo 2- (Pomalu, před příkazem select). chip in 2T) předstih signálu výběru čipu.

Pokud tedy paměťový modul obsahuje např. pouze 4 nebo 8 čipů, pak je v tomto případě doporučena hodnota Fast. Pokud má paměťový modul 16 nebo 18 zařízení, pak je pro něj jednocyklový posun v pořádku. Pokud je více než 18 paměťových čipů (registrovaný DIMM) 2T. Ve složitých konfiguracích subsystémů využívajících několik modulů s různou logickou a fyzickou organizací je zapotřebí hlubší praktická analýza.

SDRAM Bank Interleaving

Mechanismus prokládání logických bank paměťového čipu (nezaměňovat s režimem prokládání fyzických bank přepínání fyzických linek rozdělených do segmentů s vlastní řídicí logikou pro každý, jehož implementace vyžaduje přítomnost komplexní hardwarové adaptivní logiky a speciální kabeláž signálových stop paměťového subsystému) umožňuje „přepínání“ obnovovacích a přístupových cyklů (pipelining): zatímco jedna logická banka prochází cyklem aktualizace obsahu, druhá je v aktivním stavu a plní přístupový cyklus. To zlepšuje výkon paměťového subsystému (skutečná propustnost se blíží teoretickému vrcholu) vzhledem k neoptimalizovanému mechanismu (prefetch) a „skrývá“ čas aktualizace obsahu každé jednotlivé banky.

Paměťové čipy DOZU s kapacitou pole 16Mbit nebo méně tedy využívají jednoblokovou matici (jedna logická banka). Některé 16Mbit a všechny 32Mbit čipy již mají dvoubankovní vnitřní architekturu. Zařízení s kapacitou jádra 64Mbit a vyšší jsou organizována ve čtyřbankové logické struktuře, oddělená vnitřními dálnicemi a I/O trasami.

Rozdělení logického pole jádra na čtyři části umožňuje pomocí rozhraní pro výběr kostek ovládat všechny logické banky současně a umožňuje zachovat jednu otevřenou stránku v každé bance najednou (pokud je samozřejmě použita nezávislá konstrukční struktura). To umožňuje přístup bez nutnosti měnit skutečnou adresu umístění požadovaných datových řádků a sloupců, které jsou sdíleny všemi logickými bankami v rámci stejného čipu. Díky tomu může kontrolér přesměrovat požadavky z jedné interní banky do druhé a provést potřebné operace. Prokládaná data jsou známá jako prokládaný přístup, který má tu výhodu, že když se uzavře jedna logická banka, data pokračují v toku do/z druhé, čímž vzniká nepřetržitý tok. V případě vynechání stránky je tedy fáze opětovného načtení řádku systémově transparentní operací. Současné otevření všech logických bank najednou (s odkazem na konkrétní stránku v každé) je však nemožné, protože aktivační příkazy lze v tomto případě zadávat s minimálním zpožděním jednoho cyklu.

Jinými slovy, základní myšlenkou prokládaného přístupu je přístup z jedné banky do druhé, zatímco odpovídající stránky jsou otevřeny v každé bance, což vyžaduje vysoký stupeň koncentrace dat v systémové paměti RAM. Příkaz probuzení může obvykle otevřít jednu banku v daném čase (prefetch) a poté načíst data po zpoždění t RCD + CL. Téměř okamžitě po odeslání aktivačního příkazu do jedné banky však může paměťový řadič ve stejném cyklu poslat aktivační příkaz do jiné banky, čímž se otevře další banka. Pokud kontrolér přesně ví, jaká data mají být přenesena do jiné banky, může odeslat příkaz ke čtení, aniž by došlo k vymazání datového paketu první banky (Trashing, režim intenzivního přenosu dat při nedostatku systémové paměti). V tomto případě je možné přepínat z jedné banky do druhé se zpožděním pouze jednoho cyklu (Bank-to-Bank Latency, bank-to-bank transition delay) mezi shluky čtyř slov (BL=4). Kromě toho mohou být fáze akumulace poplatku a uzavření banky prováděny na "pozadí" během čtení dat z prokládaných bank.

Jsou známy tři režimy prokládání: normální (No Interleave), dvoubankové prokládání (2-Way Interleave, data se přepínají mezi dvěma logickými bankami) a čtyřbankovní prokládání (4-Way Interleave, data se přepínají mezi čtyřmi logickými bankami). Režim logického prokládání bank funguje pouze v případě, že jsou postupně požadované adresy v různých bankách, jinak probíhají datové transakce podle obvyklého schématu bez prokládání. V tomto případě bude muset systém během hovoru a regeneračního cyklu nečinně přihlížet, po kterém se požadavek zopakuje. Podpora konkrétního režimu však musí být implementována i na úrovni konkrétní aplikace. Obecně platí, že jakýkoli program, který silně závisí na mezipaměti procesoru (velikost, typ a hierarchie), není schopen optimálně používat režimy prokládání z jednoduchého důvodu omezení velikosti stránky a může dojít ke ztrátě dat z mezipaměti. V důsledku toho může mít prokládání bank negativní dopad na výkon, protože nesprávná otevřená banka musí být uzavřena před dalším cyklem přístupu k datům.

Časování banky X/Y DRAM

Parametr, který zahrnuje součet t RCD + t RP + Bank Interleaving a je rozdělen do schémat: SDRAM 810 ns, Normal, Medium, Fast a Turbo nastavení optimalizované pro stejnojmenný výkon, který výrobce základní desky předepisuje v BIOSu. (schéma podobné dříve popsanému "Automatická konfigurace" a "Konfigurace SDRAM"). Hodnoty příslušných nastavení BIOSu, které nastavují řídicí registry paměťového řadiče do určitého stavu, tedy obvykle vypadají takto:

Časování některých optimálních nastavení pro paměťový subsystém SDRAM

Je důležité poznamenat, že není žádný rozdíl mezi nastaveními SDRAM 810, Medium a Fast, protože všechna mají stejné základní hodnoty časování. Jedinou výjimkou je Turbo, které snižuje t RCD na 2T (počet cyklů sběrnice), což může způsobit nestabilní provoz modulů založených na čipech EMS HSDRAM 150MHz. Ještě důležitější je, že 4-Way Bank Interleaving redukuje aktivní čas RAS# na 5 hodinových cyklů, což dává celkovou dobu bankovního cyklu 8T. Z hlediska výkonu se Normal neliší od SDRAM 810, Medium a Fast, ale ukazuje zajímavé výsledky: nastavením t RCD na 2T s povoleným čtyřbankovním prokládáním můžete získat nestabilní systém.

Příkazová rychlost DRAM

Parametr, který nastavuje zpoždění pro příchod příkazů do paměti (CMD Rate). Ve skutečnosti je tento koncept synonymem pro zpoždění při dekódování informací o příkazu a adrese ovladače. Za touto volbou se skrývá výběr požadované fyzické banky celkového adresovatelného prostoru instalované systémové paměti. Fyzická banka (fyzická linka) je rozhraní určené šířkou datové sběrnice řídicího zařízení (paměťového řadiče). Čipy tradiční synchronní RAM (SDRAM) jsou zapojeny paralelně s datovým rozhraním řadiče a společně tvoří řady, jejichž počet charakterizuje zejména zatížitelnost paměťového subsystému. V každém okamžiku je přístupná pouze jedna fyzická banka a výběr potřebné je určen dekódováním adresy. Pokud je systém vybaven jednořádkovým paměťovým modulem (jednořádková konfigurace, ve které se celková šířka datové sběrnice všech paměťových čipů v modulu rovná šířce datového rozhraní paměťového řadiče), neexistují žádné možnosti kromě jediného. Pokud je systém založen na dvoulinkových modulech, pak musí řídicí zařízení inteligentně vybrat (pomocí CS# příkazu, chip select) správnou banku, která obsahuje požadované informace. Například dva moduly s dvouřádkovou fyzickou organizací (maximální zatížení fyzické banky, při kterém je celková šířka datové sběrnice všech paměťových čipů v modulu dvojnásobná než šířka datového rozhraní paměťového řadiče) již dávají čtyři možné možnosti, z nichž jedna bude správná.

Dekódování adresního prostoru trvá poměrně dlouho (úměrně celkovému množství instalované paměti a organizaci subsystému), takže řadiče paměti rozhraní DDR různých základních logik (například VIA Apollo Pro266 a KT266) mají zpravidla dva různá programovatelná zpoždění příkazů pro přizpůsobení provozního režimu s různým typem použité paměti a konfigurací 1T nebo 2T. Ve standardním provozním režimu je zpoždění 2 cykly, což znamená, že po zpracování příkazu pro výběr čipu (CS#) je příkaz zablokován v mikroobvodu na druhé hraně stroboskopu. Poté jsou příkazy k aktivaci banky, čtení a dobíjení zpracovávány v jim přiděleném pevném časovém intervalu. Dotyčná zvláštní latence se vztahuje pouze na počáteční přístup, označovaný také jako náhodný přístup, vzhledem k tomu, že všechny dílčí sekvenční příkazy jsou zařazeny do fronty podle zpoždění nastavených v systému BIOS. Zpoždění příchodu příkazu má tedy vliv pouze na náhodné přístupy.

Jak bylo uvedeno výše, s náhodným přístupem je aktivační příkaz banky uzamčen na druhé hraně hodinového signálu, jedná se o mechanismus používaný v paměťových modulech využívajících registrové čipy Registered DIMM, které snižují zátěž synchronizačního systému a hrají roli přenosu buffery, kde jsou adresy přerozděleny. Také registry slouží k překladu příkazů a jejich následnému přenosu na paměťový čip se zpožděním 1 cyklu. V tomto případě je kritickým faktorem sazba CMD. Například v subsystému se čtyřmi dvouřádkovými moduly Registered DIMM spravuje paměťový řadič pouze čtyři registrové čipy, a nikoli konkrétně každý paměťový čip samostatně, což pozitivně ovlivňuje celkovou zátěž vytvářenou moduly na paměťovém subsystému. Nevýhoda spočívá v tom, že samotné registry, jak by to mělo být v synchronních systémech, pracují ve shodě s hlavním signálem, zatímco informace o příkazové adrese jsou vysílány se zpožděním 1T, přenášeny již na další hraně hodin. signál. Proto řadiče optimalizované pro provoz CMD Rate při 2T při použití paměťových modulů obsahujících registrační čipy v systému očekávají, že se data objeví na výstupu o jeden cyklus dříve, než mohou způsobit registrované moduly DIMM, a proto dochází k chybám. Normálně navržené systémy by tedy měly obsahovat paměťový řadič, který bere v úvahu dříve zmíněnou 2T latenci, včetně tohoto dodatečného čekacího cyklu.

U paměťových modulů bez vyrovnávací paměti (Unbuffered DIMM) řadič odstraní další cyklus zpoždění, čímž zkrátí celkový počet na 1 cyklus, což znamená, že instrukce je uzamčena na další hraně hodin a ušetří jeden cyklus s každým dalším náhodným přístupem do paměti. . To zase zvyšuje skutečnou propustnost v závislosti na vytíženosti paměťové sběrnice a počtu náhodných přístupů.

Samotná schopnost zpracovávat příkazy se zpožděním 1T závisí na takových faktorech, jako je frekvence hodin paměťové sběrnice, počet čipů na paměťovém modulu (čím více čipů, tím více času bude řadič potřebovat na výběr toho správného) , kvalita použitého modulu, celkový počet paměťových modulů použitých v systému (přímo souvisí s počtem čipů v jednom modulu) a vzdálenost modulu od řadiče (délka signálových tras z pinů řadiče na piny paměťového čipu, s ohledem na počet přechodů).

Po bližším prozkoumání je zřejmé, že parametr CMD Rate je poměrně významným faktorem v systémech s unifikovanou architekturou paměti (více níže), která obsahuje integrovaný grafický řadič bez dodatečné mezipaměti displeje. Vzhledem k tomu, že šířka pásma paměťového subsystému je sdílena všemi subsystémy, nyní včetně videa, je zřejmé, že se zvýšením rozlišení a barevné hloubky se zatížení jediné systémové RAM v tomto případě nezvyšuje lineárně.

Zásady uzavření bank SDRAM

Kontrola nad operacemi uzavírání logických bank synchronního čipu RAM byla zavedena speciálně kvůli tomu, že zařízení s určitou logickou organizací nefungují zcela správně v systémech založených na některých základních sadách. Například paměťový řadič, který je součástí rozbočovače FW82815 základní logické sady i82815, vám umožňuje ponechat současně otevřené až čtyři stránky v samostatných logických bankách (pro paměťový čip se čtyřbankovou logickou organizací , to znamená jednu stránku pro každou banku) zhruba řečeno, tento mechanismus je ekvivalentní bankovnímu prokládání. Pokud tedy dojde k přístupu na stránku, logika se pokusí zvolit alternativní politiku (jinými slovy učinit určité rozhodnutí): provést fázi uzavření banky a všech otevřených stránek, nebo zavře pouze stránku (Close Page) v ke kterému došlo k chybě. Pokud se rozhodne zavřít jednu stránku, ostatní mohou zůstat otevřené, což povede k přístupu mezi bankami pouze s dalším zpožděním 1 hodiny. Pokud jsou požadovaná data nalezena na otevřené stránce, lze k nim okamžitě přistupovat (bezproblémově). Toto nastavení parametru je však spojeno s určitým rizikem, protože v případě vynechání stránky (Page Miss) se příslušný řádek zavře pro cyklus opětovného načtení a otevře se po uplynutí celého nastaveného cyklu zpoždění. Pokud je aplikována zásada Zavřít všechny banky, bude následný přístup považován za nečinný (zbytečný), protože banky nelze zavřít, dokud nepřijde příkaz ke spuštění dalšího cyklu. Navíc po uzavření banky je nutné ji znovu aktivovat, což bude vyžadovat určitý počet dalších cyklů.

Spekulativní čtení SDRAM

Parametr, který povoluje (Enable) nebo zakazuje (Disable) provádět čtení napřed v paměťovém subsystému založeném na SDRAM. To znamená, že jeho zapnutí umožňuje, aby byl signál povolení zápisu (WE#) vydán o něco dříve, než je adresa dekódována (jednoznačně určena). Tento režim je podobný "Speculative Leadoff" a snižuje celkové časové zpoždění pro operaci čtení. Jinými slovy, k inicializaci (nastavení) signálu povolení zápisu dochází téměř současně s generováním adresy, kde se nacházejí potřebná data. Pokud je tedy příslušný parametr povolen, řídicí jednotka vydá signál WE# před dokončením dekódování adresy dříve načtené buňky, což mírně zlepší celkový výkon systému.

Číst kolem pište

Datová sběrnice je obousměrné rozhraní, ale v daném čase se informace může šířit pouze jedním směrem. To znamená, že příkaz zápisu může být přerušen příkazem čtení. Operace zápisu zabírají v průměru jen malou část celkového provozu (asi 5-10 %), nicméně i teoretický jediný zapsaný bit může způsobit poměrně znatelné zpoždění v právě prováděné operaci čtení. Aby se tento problém obešel, obsahuje paměťový řadič speciální úložný RAW buffer (Read Around Write), kde se při jeho aktivaci (Enable) shromažďují data pro zápis a když je sběrnice volná, informace z vyrovnávací paměti se přesouvají do pole RAM bez přerušení aktuální operace. Kromě toho lze vyrovnávací paměť RAW použít jako další mini-cache, kterou může procesor použít k přímému získávání informací bez přístupu k systémové paměti RAM. Vyrovnávací paměť úložiště je v systémech SMP také velmi důležitá, protože ji lze použít ke zjednodušení mechanismu sledování (zajištění koherence) a distribuce dat mezi agenty (procesory) bez nutnosti přístupu do hlavní paměti.

SDRAM PH Limit

Omezení počtu zásahů na stránce logické banky čipu SDRAM. Vliv fází regenerace na výkon se zvyšuje s velikostí paměťového čipu (resp. s velikostí paměťového modulu). Jak již bylo zmíněno dříve, regenerace je nezbytná kvůli dynamické povaze jádra DOZU, protože kondenzátor po přesně definované době ztrácí náboj (čtení dat). Od okamžiku otevření stránky může zesilovač úrovně uchovávat data pouze po omezenou dobu. Aby byla zaručena integrita dat, protože se po určitém intervalu vracejí do řetězce, je nutné zavést omezení doby, po kterou je stránka aktivní. Proto je v BIOSu některých čipových sad (například AMD-750) obvykle odpovídající položka nabídky, aby bylo možné volit mezi 8 a 64 přístupy na stránku, dokud se řádek nezavře. V závislosti na počtu modulů v systému a jejich organizaci (velikost použitého modulu a logické uspořádání mikroobvodů v tomto modulu) lze experimentálně zvolit optimální hodnotu pro počet přístupů na stránku. Vzhledem k tomu, že za normálního provozu je velmi omezená šance, že další příkaz čtení zasáhne stejnou stránku jako předchozí, pravděpodobnost vynechání stránky se exponenciálně zvyšuje po každém následném zásahu. Pokud řádek zůstane otevřený, musí být uzavřen před příchodem signálu RAS# (před vydáním příkazu pro výběr dalšího řádku), což je nejlepší možnost po dobře definovaném počtu zobrazení stránky (vynucené zavření stránky). Kromě toho tato okolnost odstraňuje určitý počet zpožďovacích cyklů potřebných k provedení dobíjení z celkového počtu zpoždění, ke kterým může dojít během vynechání. Pro dosažení nejlepšího výkonu v aplikacích náročných na zdroje se proto doporučuje nastavit tento parametr na maximální hodnotu 16.

Někdy lze nalézt jakýsi podobný parametr s názvem PLT (Page Life-Time, Enhance Page Mode Time). Mezi těmito přístupy je tedy jeden poměrně zásadní rozdíl: na rozdíl od PH Limit, který omezuje počet po sobě jdoucích přístupů na stránku a násilně ji zavírá, PLT nemá počítadlo statistiky „zásahů“ (zásahů), ale je založeno na mechanismus pro určení okamžiku uzavření řádku. Časovač se však aktivuje pouze tehdy, když se rozhraní probudí poté, co plně dokončená procedura čtení/zápisu resetuje počítadlo. V důsledku toho délka sekvence příkazů pro čtení/zápis určuje, jak dlouho stránka zůstane aktivní, dokud nedojde k chybě.

Limit volnoběhu SDRAM

Rozhraní některých BIOSů poskytuje možnost zvolit limit počtu cyklů nečinnosti čipu SDRAM (někdy označovaný jako SDRAM Idle Timer), který je určen poměrem trvání cyklu aktivity banky k jeho nečinnosti. čas (nečinnost). Jinými slovy, toto je časový interval, během kterého může stránka zůstat otevřená, i když na ni není adresován aktuální aktivační příkaz. Tento parametr přímo souvisí s PH Limit a obvykle se pohybuje od 0 do 64 cyklů, po kterých následuje nepřetržitý cyklus (Infinity), ve kterém teoreticky může linka zůstat trvale otevřená. To znamená nejen nastavení možného počtu po sobě jdoucích přístupů na stejnou stránku, ale také možnost naprogramovat ovladač tak, aby zavřel konkrétní stránku, pokud pro ni nejsou v určitém časovém intervalu naplánovány žádné požadavky na čtení. Je zřejmé, že klíčovým bodem v tomto mechanismu je rychlost provádění příkazu regenerace (Precharge, PRE) krystalem DOZU, čím rychleji se provádí, tím dříve mohou být přijata data, pokud v tomto okamžiku ovladač obdrží příkaz pro čtení / zápis do paměťová linka prochází cyklem dobíjení.

Obecně platí, že volba délky nečinného cyklu závisí do značné míry na typech prováděných úkolů. Ve specifických serverově orientovaných "těžkých" aplikacích, kde převládají převážně náhodné přístupy, je velkým přínosem použití zásady zavírání stránky (čím rychleji je jeden řádek uzavřen, tím rychleji lze přistupovat k dalšímu), což naznačuje nutnost použití počítadlo cyklů nečinnosti s nejnižší možnou hodnotou. Ve vláknových úlohách, kdy neustále otevřená stránka zvyšuje výkon, se doporučuje zvýšit hodnotu cyklů nečinnosti. Nenechte se však příliš unést a nezapomeňte, že hodnota čítače může být větší než schopnost regeneračního rozhraní konkrétního mikroobvodu.

Síla disku DRAM

Parametr (také známý jako Buffer Drive Strength), který řídí rozložení aktuální zátěže na výstupních bufferech signálových linek (programovatelná zátěž) změnou stavu odpovídajícího řídicího registru, který obsahuje bitová pole s dobře definovanými hodnotami ​řízená BIOSem. Konečným cílem je zvýšení rychlosti nebo stability paměťového subsystému a řízení zátěže sběrnice v případě nestabilního provozu s velkým počtem instalovaných modulů s maximálním zatížením fyzické linky.

Moduly SDRAM DIMM bez vyrovnávací paměti mají omezenou provozní frekvenci, která udržuje stabilitu. S nárůstem počtu čipů v modulu však roste kapacitní zatížení paměťové sběrnice. Tato okolnost vyžaduje více proudu pro udržení určité úrovně signálu, protože typické signální vedení je reprezentováno (spíše zjednodušeně) jako RC obvod, kde je při pevné hodnotě odporu omezujícím faktorem kapacita. Ukazuje se tedy, že lepšího výkonu a stability lze dosáhnout s menším počtem instalovaných paměťových modulů, jinými slovy, menším kapacitním zatížením sběrnice. Na druhou stranu to znamená použití modulů s paměťovými čipy s vysokou informační kapacitou a logickou organizací (pro snížení zátěže signálové linky), což není podporováno všemi základními logikami většina čipových sad má limit 16 čipů na plný fyzická linka (dvě fyzické banky). Například paměťové moduly využívající registrové čipy (Register) a čipy s fázovým závěsem (PLL, PLL) Registrovaný DIMM z pozice uvažovaného problému umožňuje použití až 36 paměťových čipů na celou řadu, přičemž výrazně snižuje zatížení subsystémy rozhraní příkaz-adresa.

Pokud je tento parametr uvažován z fyzikálního hlediska, pak je vše založeno na kapacitní zátěži, pulzních frontách a impedančním přizpůsobení (Z o). V důsledku malých transformací získáme závislost impedance při daném kmitočtu na zatěžovací kapacitě: Z o =U/I=1/(C*f). Vzhledem k tomu, že impedance závisí na napětí a proudu signálu v obvodu, lze pomocí tohoto nastavení BIOS upravit Z o změnou hodnot U a I, čímž se optimalizuje kapacitní zatížení signálového vedení sběrnice. Pokud zvýšíte napětí a proud současně, při zachování konstantní hodnoty odporu, pak se samozřejmě zvýší i výkon rozptýlený v obvodu. Na druhou stranu, pokud udržíte úroveň napětí konstantní a zvýšíte proud v obvodu, můžete zvýšit impedanci. Hlavním cílem je sladit vnitřní odpor zdroje s vlastním odporem signálového vedení a odporem zátěže (odporové přizpůsobení). To vám umožní minimalizovat odrazy signálu a zkreslení (idealizovat tvar a trvání přední strany) mezi aktivními úrovněmi jiným způsobem, zlepšit integritu signálu. Snížením úrovně signálu (standard pro SDRAM je 3,3V) se sníží šumová rezerva (Noise Margin) pro vysokou a nízkou logickou úroveň. Nejdůležitějším řídícím faktorem impedance (impedance, Z o) je však proud. Změnou hodnoty proudu při konstantní úrovni napětí signálu můžete ovládat impedanci, a tedy i zátěž na konkrétní signálové lince.

Řízení aktuální zátěže je poprvé vidět v logických sadách Intel Triton i82430HX a i82430TX. Řídicí registr DRAMEC (DRAM Extended Control Register), obsažený v severním můstku těchto sad, je zodpovědný za úroveň signálu na adresových řádcích (MAD Memory Address Drive Strength). Jinými slovy, tento 2bitový registr DDECR programuje aktuální zatížení výstupních vyrovnávacích pamětí adresního řádku MAA/MAB a MA/MWE# na 8/12 mA pro můstek FW82439HX (základní sada i82430HX) a 10/16 mA pro FW82439TX (i82430TX logika). V některých základních sestavách od VIA (například KT133) zavedli osobní rozšířený 8bitový registr, který umožňuje naprogramovat výstupní buffery nejen pro adresní linky, ale i pro ostatní podle hodnot 12/24 mA. Změnou aktuálních hodnot pro datové linky (Memory Data Drive), příkazy (SDRAM Command Drive), adresy (Memory Address Drive) a stroboskopy (CAS # Drive a RAS # Drive), můžete zvýšit rychlost nebo stabilitu paměťový subsystém.

Jakýmsi speciálním případem uvažovaného parametru je omezení fyzické zátěže na linku z hlediska frekvence. Například řada i82815xx se od základních sad VIA liší nemožností fungování paměťového subsystému oproti hlavní sběrnici v pokročilém asynchronním režimu (výjimkou je pouze případ 66/100 MHz přes hlavní sběrnicový/paměťový subsystém rozhraní). Aby se předešlo případným hardwarovým poruchám paměti na vysokofrekvenční sběrnici a zvýšila se zátěž fyzické linky, zavedl vývojář do řadiče integrované linkové senzory (Bank Sensor), které určují celkovou fyzickou zátěž. Mechanismus zpětné vazby řídí charakteristiku zátěže a frekvence paměťového subsystému: při frekvenci hlavní sběrnice (FSB) 133 MHz a zátěži paměťového subsystému až čtyř fyzických linek včetně je zachována frekvenční rovnováha. Pokud je celková zátěž větší než čtyři fyzické řádky, pak se paměťový subsystém automaticky přepne do provozního režimu 100MHz.

Systém BIOS s možností vyrovnávací paměti

Parametr, který umožňuje (Enable) nebo deaktivuje (Disable) ukládání do mezipaměti systému BIOS. Po nabootování systému není potřeba přistupovat k ROM, protože všechna systémová nastavení a parametry jsou načteny do RAM, takže není praktické ukládat tato data do mezipaměti. Povolení této možnosti však má za následek možnost cachování (velmi rychlý přístup k potřebným datům) paměťových oblastí na adresách systému BIOS v RAM. Protože paměť používaná systémem BIOS je velmi pomalá, je možné zkopírovat nastavení systému BIOS do určené oblasti (F0000hFFFFFh) systémové paměti, ale to platí pouze v případě, že je systém BIOS stínovaný. Pokud se však jakýkoli program pokusí zapisovat do dat adresy, může to vést ke globální systémové chybě.

Video BIOS s možností vyrovnávací paměti

Parametr, který řídí ukládání do mezipaměti systému BIOS grafické karty, ale funguje pouze v případě, že je systém BIOS videa zašedlý (stín videa BIOS v poloze Povolit). Povolení této možnosti má za následek možnost cachování oblasti paměti na BIOS adresách grafického adaptéru C0000hC7FFFh v RAM, podobně jako "System BIOS Cacheable", pouze se tentokrát zkopírují nastavení video subsystému. Pokud se nějaký program pokusí zapisovat na tyto adresy, systém vydá chybovou zprávu. V tomto případě jsou doporučení pro nastavení příslušného parametru podobná jako v předchozím odstavci.

Video RAM s možností vyrovnávací paměti

Podobně jako u dvou předchozích nastavení vám možnost Povolit umožní ukládat obsah videopaměti do mezipaměti v systémové RAM (A0000hAFFFFh), přičemž zvyšuje rychlost přístupu k videopaměti a mírně zlepšuje výkon systému.

8 bit I/O Recovery Time

Položka nastavení, která charakterizuje dobu obnovy po operaci čtení/zápisu pro zařízení s 8bitovým rozhraním ISA, tzv. I/O Bus Recovery Mechanism. Tento parametr se měří v cyklech sběrnice a určuje, jaké zpoždění systém nastaví po vydání požadavku na čtení/zápis do I/O zařízení. Toto zpoždění je nezbytné, protože cyklus čtení/zápisu u zařízení s rozhraním ISA je výrazně delší než u periferií PCI. Výchozí doporučená hodnota pro toto nastavení je 1 a měla by být zvýšena pouze v případě, že je v počítači nainstalováno dostatečně pomalé zařízení ISA. Může nabývat hodnot od 1 do 8 hodin a NA (ve výchozím nastavení 3,5 hodin).

16 bit I/O Recovery Time

Parametr, který charakterizuje dobu obnovy po operaci čtení/zápisu pro zařízení s 16bitovým rozhraním ISA. Analogicky s předchozím parametrem je doporučená hodnota nastavení 1. Může nabývat hodnot od 1 do 4 cyklů a NA (standardně 3,5 cyklu).

Memory Hole na 15M-16M

"Díra" v mezeře mezi 15. a 16. MB systémové paměti RAM (v některých konfiguracích je jich 1415). Jeho oprávnění (Povolit nebo přímo specifikovat využitý prostor) vám umožňuje přistupovat k I/O zařízením pomocí rozhraní Legacy ISA jako paměti, čímž se zvyšuje rychlost přístupu k nim, ale zakazuje systému využívat přidělenou oblast RAM a vyhrazuje si to pro potřeby nainstalovaných rozšíření karet. Proto by měl být tento parametr povolen, pokud je vyžadován v dokumentaci k periferní kartě nainstalované v počítači. Vypnutím (Zakázat nebo Žádné) zabráníte všem normálním programům používat zadanou oblast paměti a poskytne systému přímý přístup k plnému množství nainstalované systémové paměti RAM.

Velikost sdílené paměti VGA

Na rozdíl od předchozího parametru toto nastavení charakterizuje vyhrazenou paměť pro potřeby video subsystému integrovaného do samotného čipsetu. Architektura sjednocené paměti (UMA Unified Memory Architecture) je obdobou jiného podobného standardu SMBA (architektura sdílené paměti vyrovnávací paměti). Základní myšlenkou UMA je poskytnout samostatný přístup k hlavní paměti v systému, čímž se eliminuje potřeba vyhrazených grafických vyrovnávacích pamětí, kde se základní logika vzdává řízení systémové RAM, když k ní potřebuje integrovaný grafický řadič. To vše má spíše negativní vliv na celkový výkon systému, protože unifikovaný frame buffer jej „zpomaluje“ (někdy může pokles dosáhnout až 15 %) oproti non-UMA verzi. Teoreticky uvažovaný mechanismus umožňuje dynamickou změnu velikosti vyrovnávací paměti rámců v závislosti na požadavcích aktuálně spuštěné aplikace, ale prakticky není možné překročit částku přidělenou v nastavení BIOS. Pro určení požadovaného množství, s ohledem na požadované rozlišení obrazovky, barevnou hloubku a maximální možnou granularitu (nejmenší krok změny) paměti (0,5 MB), bude tedy užitečná následující tabulka:

Nastavitelná velikost framebufferu

Je však třeba poznamenat, že změna množství paměti vyhrazené pro vyrovnávací paměť snímků může mít různou diskrétnost s krokem od 0,5 MB do aritmetické progrese (2 N) a svůj vlastní „strop“, určený konkrétní verzí systému BIOS. . Údaje v tabulce jsou proto "referenční" a je možné, že požadovaný objem nebude možné přesně určit, v důsledku čehož bude nutné určit hodnotu, která je blízká (v jednom nebo druhém směru) požadovanému objemu. jeden.

Podpora PCI 2.1

Parametr určující podporu pro specifikaci sběrnice PCI 2.1, jejíž paralelní provoz je kromě „Passive Release“ a „Delayed Transaction“ charakterizován dalšími dvěma mechanismy: Multi-Transaction Timer (MTT převezme kontrolu nad sběrnicí a provede přenosy). krátkých datových paketů bez opětovného monitorování sběrnice, což umožňuje zvýšit výkon při zpracování například video dat) a Enchanced Execute Recording (vylepšený výkon záznamu EER, kterého je dosaženo použitím vyrovnávacích pamětí s větší hloubkou, slučováním operace a rychlejší obnovování DRAM, takže cykly zápisu mají menší dopad na výkon systému, a sloučené cykly zápisu slučují cykly byte, word a double word do jediné operace zápisu do paměti). Tyto dva režimy jsou však v uvažované specifikaci standardně povoleny a není třeba je ovládat. Tato revize specifikace 2.1 rozšiřuje podporované funkce verze 2.0: byla implementována schopnost pracovat s 64bit PCI zařízeními, navíc byl představen mechanismus PCI-to-PCI bridge, který umožňuje zvýšit maximální počet instalovaných PCI periferií rozhraní nyní může být více než 4. Nicméně nejdůležitější rozdíl Toto je specifický mechanismus souběžného PCI: sběrnice nyní spoléhá na multitransakční časovač, který optimalizuje výkon pro krátká, ale výkonná vlákna, což usnadňuje pracovat v reálném čase a komunikace přes rozhraní je efektivnější. Zpoždění zaváděná mastery sběrnice jsou snížena, což usnadňuje efektivní současný provoz procesoru a zařízení PCI/ISA, protože nyní má každý jednotlivý slot PCI kvalitu správce (funkce v režimu Bus Master).

Zajímavé jsou také dva unikátní mechanismy, které zlepšují efektivitu výměny dat mezi PCI a dalšími subsystémy. Například zápisová vyrovnávací paměť CPU-to-PCI poskytuje možnost zapsat až čtyři slova ve frontě do rozhraní PCI poté, co zařízení odešle příkaz připravenosti k příjmu dat. Procesor může obvykle zapisovat pouze přímo do PCI a bude nečinně čekat, až zařízení vrátí odpověď připravená na potvrzení. Jinými slovy, použití této vyrovnávací paměti může výrazně snížit počet cyklů nečinnosti (Idle Cycles) v pohotovostním režimu procesoru.

Režim PCI-to-DRAM Prefetch se používá k tomu, aby se zabránilo opakujícím se fázím přístupu k systémové paměti RAM za účelem načtení a dodání malých částí, které lze předem načíst z koherentního datového pole. To znamená, že data jsou neustále ukládána do vyrovnávací paměti, než jsou potřeba, a lze k nim přistupovat s minimálním zpožděním.

Parametr "PCI 2.1 Support" by měl být deaktivován, pokud nainstalovaná deska nevyhovuje verzi 2.1 a během provozu nefunguje správně. Pokud všechna periferní zařízení používají rozhraní PCI 2.1, doporučujeme toto nastavení povolit.

Pasivní uvolnění

pasivní uvolnění. Tento režim provozu je jakýmsi „koňem“ sběrnice PCI, od verze 2.0 jde o implementaci jejího paralelního provozu, který umožňuje efektivnější přenos dat mezi procesorem, rozhraními PCI a ISA pro zvýšení rychlosti. Umožněním prokládaných přístupů ke sběrnici z procesoru a dalších řídicích zařízení PCI může systém pokračovat ve zpracování požadavků, i když požadavek od zařízení rozhraní ISA zcela převezme sběrnici. Jinými slovy, uvažovaný mechanismus určuje konzistenci cyklů EISA / ISA a volání CPU-to-PCI (zařízení procesor-PCI), což umožňuje předefinovat sběrnici PCI a umožňuje procesoru k ní přímo přistupovat a převzít kontrolu. . Proto povolení tohoto režimu umožní periferním komponentům připojeným ke sběrnicím PCI a ISA využívat méně systémových prostředků.

Zpožděná transakce

Zpožděná (odložená) transakce. Rozhraní ISA pracuje na 1/4 hodinové frekvence sběrnice PCI, a proto má mnohem vyšší latenci. Pokud se zařízení PCI pokouší o přístup k systémové sběrnici v okamžiku, kdy je obsazena zařízením s rozhraním ISA, může v tomto případě zařízení PCI dočasně zapsat přenášená data do speciální vyrovnávací paměti, ze které budou později data zapsána do systémová sběrnice ve fázi pasivního uvolnění. V tomto případě mohou zařízení pro ovládání rozhraní volně používat sběrnici PCI a přenos dat na sběrnici ISA lze dokončit později. Tento mechanismus je mimořádně relevantní, protože například cyklus takového přístupu k zařízení s 8bitovým rozhraním ISA trvá asi 5060 cyklů sběrnice PCI. Zpožděná transakce tedy umožňuje efektivnější využití sběrnic PCI a ISA, což by mělo vést k plynulejšímu provozu periferních komponent rozhraní ISA a umožnit současný přístup k zařízením na sběrnicích ISA a PCI. Povolení tohoto parametru značně usnadňuje konzistenci těchto rozhraní pomocí 32bitové vyrovnávací paměti pro podporu prodloužení cyklu výměny na sběrnici PCI. Pokud však v systému není nainstalována periferní karta rozhraní ISA, je doporučeno tento parametr vypnout (Zakázat).

PCI Latency Timer

Časovač zpoždění sběrnice PCI. Iniciátor (Master) a cílové zařízení na sběrnici PCI musí mít určitá omezení počtu cyklů čekání, které mohou přidat k aktuální transakci. Kromě toho musí mít žadatel programovatelný časovač, který omezuje jeho přítomnost na sběrnici jako hlavního agenta během období maximálního zatížení rozhraní. Podobný požadavek je kladen na můstky, které přistupují k zařízením s dlouhou přístupovou dobou (rozhraní ISA, EISA, MC), přičemž tyto můstky musí být vyvinuty na základě přísných požadavků, aby nízkorychlostní zařízení významně neovlivňovala celkový výkon sběrnice PCI. .

Pokud master sběrnice nemá dostatek vyrovnávací paměti pro uložení načtených dat, musí svůj požadavek na sběrnici odložit, dokud nebude vyrovnávací paměť připravena. V cyklu zápisu musí být všechna data, která mají být přenesena, připravena k zápisu před fází přístupu ke sběrnici. Pro zajištění maximálního výkonu PCI rozhraní je nutné data přenášet způsobem registr-to-register. V systémech postavených na sběrnici PCI je vždy nutné udělat kompromis mezi nízkou latencí (přítomnost agenta na sběrnici v aktivním režimu) a dosažením nejvyššího výkonu všech účastníků transakcí. Nejvyšší výkon je zpravidla dosahován při dlouhém nepřetržitém (burst) přístupu zařízení ke sběrnici.

Každý rozšiřující slot komponenty rozhraní PCI má dobře definovaný počet hodin pro získání nepřetržitého přístupu k systémové sběrnici. Od okamžiku, kdy je přijat, je každému přístupu přiřazeno počáteční zpoždění (penalizace) a poměr mezi počtem nečinných a aktivních cyklů se zlepšuje se zvyšujícími se cykly latence sběrnice (PCI Latency). Obecně je přijatelný rozsah latence od 0 do 255 cyklů sběrnice PCI v krocích po 8. Registr, který řídí toto zpoždění, musí být zapisovatelný, pokud zařízení může paketizovat přístup ke sběrnici ve více než dvou fázích, a musí zůstat v režimu pouze pro čtení. pro zařízení, která poskytují svůj přístup ve dvou nebo méně fázích v režimu burst (hardwarová hodnota časovače by v tomto případě neměla překročit 16 cyklů PCI). Zvýšení latence z řekněme 64 na 128 cyklů sběrnice by mělo zlepšit výkon systému o 15 % (výkon se také zlepší, pokud se latence změní z 32 na 64 cyklů). Pokud systém používá čipovou sadu s architekturou rozbočovače (například všechny Intel 8xx), pak se hodnota PCI Latency v nastavení BIOSu vztahuje pouze na PCI-to-PCI / AGP bridge, nikoli na Host-to-PCI. , protože MCH (rozbočovače hlavních rozhraní zahrnutých v logické sadě) nepodporují latenci PCI.

Režim AGP 2X

Specifikace Accelerated Graphics Port v zásadě obsahuje obecné ovládací příkazy PCI s rozdílem ve schopnosti provádět přímé operace v paměti (DiME nebo DME Direct (in) Memory Execute), přítomnost adresovacího portu (SBA SideBand Addressing) a použití zápisu. -přes režim do systémové RAM (Fast Write).

Pomocí mechanismu DiME mohou grafické adaptéry založené na sběrnici AGP pracovat ve dvou režimech. V režimu DMA se řadič chová jako běžné PCI video zařízení, používá pouze vlastní lokální paměť pro ukládání textur a provádění operací, mechanismus DiME je deaktivován. V případě použití režimu Execute ovladač „sjednotí“ část systémové paměti (to je množství zadané v parametru „AGP Aperture Memory Size“) pro ukládání textur pomocí specifického schématu přesměrování (GART Graphic Address Remapping Tabulka), dynamicky přemapovává 4KB stránky. Někteří výrobci video ovladačů nezavádějí podporu pro DiME (AGP texturing), používají rozhraní AGP pouze pro kompatibilitu, ale pouze implementují režim DMA. Ve skutečnosti takový akcelerátor funguje jako běžný PCI grafický adaptér pouze s „mechanickým“ rozdílem: provozní frekvence je dvojnásobná: 66 MHz pro AGP oproti 33 MHz pro PCI.

Specifický adresovací port SBA umožňuje pomocí přední a hrany hodinového signálu zvýšit výslednou (nazývanou také "efektivní") frekvenci sběrnice AGP, aniž by došlo ke zvýšení hlavní (referenční) 66MHz. AGP transakce (paket, v rámci kterého se provádí několik operací jako celek) se používají pouze v režimu Bus Mastering, zatímco běžná PCI transakce může v nejlepším případě přenést čtyři 32bitová slova v 5 cyklech (protože adresa je přenášena přes adresové/datové sběrnice každý shluk čtyř slov) může transakce AGP použít postranní pásmo k přenosu adresy po malých kouscích současně s daty. Během přenosu shluku čtyř slov se pro další cyklus shluku přenesou čtyři části adresy. Na konci cyklu již byla odeslána adresa a informace o požadavku na vytvářený paket, takže další shluk čtyř slov může začít okamžitě. Čtyři slova tak mohou být přenesena přes AGP ve 4 sběrnicových cyklech, spíše než pět potřebných pro PCI, které při taktovací frekvenci 66 MHz ideálně poskytuje špičkovou propustnost 264 MB/s.

Pro rychlejší přenos informací procesor nejprve zapíše data do systémové paměti a grafický řadič je načte. V případě přenosu velkého množství dat však nemusí stačit šířka pásma systémové paměti, pro kterou je zaveden end-to-end přenosový režim Rychlé zápisy. Umožňuje procesoru přímo přenášet data do grafického řadiče bez přístupu k systémové paměti, což samozřejmě může výrazně zvýšit výkon grafického subsystému a odlehčit část zátěže hlavního paměťového subsystému PC. Tento režim však nepodporuje všechny systémové logiky stavy stavových registrů jednotlivých čipsetů zakazují jeho použití na nejnižší úrovni. Zápisový režim je tedy v současnosti implementován v některých čipových sadách od Intelu (řady i820, i840, i850 a i845x) a VIA (Apollo 133A, KX133, KT133 a všechny následující). Systémové logiky i440xX, i810, i815, AMD-750, AMD-760 a AMD-760MPx od těchto výrobců tento režim nepodporují.

Režim AGP 2X umožňuje aktivovat/deaktivovat (Enable/Disable) protokol dvojitého přenosu dat přes rozhraní AGP. Jak již bylo zmíněno, přenos dat ve specifikaci AGP 1X probíhá na hraně hodinového signálu pomocí 66MHz stroboskopu a poskytuje špičkovou propustnost 264MBps. Povolení režimu AGP 2X zdvojnásobí propustnost přenosem dat na hraně a hraně hodinového signálu až na teoretický „strop“ 528 MB/s. Zároveň je jasné, že specifikaci AGP2X musí podporovat jak základní logika, tak grafický řadič. Deaktivace tohoto režimu se doporučuje, pokud je systém nestabilní nebo se plánuje přetaktování (nebere se v úvahu pro základní logiku s asynchronním rozhraním AGP, například řady i850 a i845x).

Velikost paměti AGP Aperture

Hypotetická výhoda rozhraní AGP oproti PCI kromě časového schématu spočívá v tom, že umožňuje použití systémové RAM jako součásti jednotné architektury (UMA Unified Memory Architecture) pro ukládání dat, a to pomocí již zmíněného režimu DiME. Grafický adaptér může přistupovat k datům a manipulovat s nimi přímo v systémové paměti, přičemž obchází vlastní lokální paměť. Tato funkce vyžaduje dobře definované množství systémové paměti RAM, která má být použita pro grafické operace. Jak se zvyšuje množství místní video paměti grafického řadiče, tato funkce vyhrazení části systémové paměti samozřejmě ztrácí svůj význam, v důsledku čehož existuje několik doporučení pro využití množství přidělené oblasti hlavní paměť.

Obecně je clona součástí rozsahu adresního prostoru systémové RAM vyhrazeného pro grafickou paměť. Hlavní snímky spadající do tohoto rozsahu clony jsou předávány do rozhraní AGP bez nutnosti překladu. Velikost apertury AGP je definována jako maximální použitá paměť AGP krát dva (x2) plus 12 MB, což znamená, že použitá paměť AGP je menší než polovina velikosti apertury AGP. Je to proto, že systém vyžaduje neuloženou paměť AGP plus podobnou paměťovou oblast pro kombinované zápisy a dalších 12 MB pro virtuální adresování. Fyzická paměť se uvolní podle potřeby pouze tehdy, když API (softwarová vrstva) zadá příslušný požadavek na vytvoření nelokálního povrchu (Create Non-local Surface). Operační systémy Windows 9x například používají efekt vodopádu, kdy se povrchy nejprve vytvoří v místní paměti, a pokud je plná, proces vytváření povrchu se přenese do paměti AGP a poté do systémové paměti. Využití RAM je tedy automaticky optimalizováno pro každou aplikaci, kde se nepoužívá AGP a systémová paměť, pokud to není nezbytně nutné.

Je velmi obtížné jednoznačně uvést schéma pro určení optimální velikosti clony. Optimální rezervaci systémové paměti RAM však lze určit podle následujícího vzorce: celková systémová RAM/(video RAM/2). Například pro grafický adaptér s 16 MB video paměti v PC se 128 MB systémové RAM bude apertura AGP 128/(16/2) = 16 MB a pro video adaptér s 64 MB video paměti v PC s 256 MB systémové paměti RAM, 256/(64/2) = 8 MB. Toto rozhodnutí je jakousi aproximací – v každém případě se opravdu doporučuje vyčlenit na clonu alespoň 16MB. Je třeba také pamatovat na to, že velikost clony (dle schématu 2 N , nebo volba mezi 32/64 MB) přímo neodpovídá výslednému výkonu, takže její zvětšení do obrovských rozměrů výkon nezlepší. V současné době s průměrnou systémovou RAM 128256 MB je považováno za orientační pravidlo, že velikost apertury AGP je 64 MB až 128 MB. Nedochází k žádnému snížení výkonu za „bariérou 128 MB“, ale stále je nejlepší držet se „standardních“ 64128 MB, aby velikost tabulky GART nebyla příliš velká.

Dalším „přímým“ doporučením, které je spíše výsledkem četných praktických experimentů, může být alokace polovičního množství systémové RAM pro AGP Aperture Memory Size s přihlédnutím k možnostem BIOSu: 8/16/32/64/ 128/256 MB (schéma s krokem 2 N) nebo výběr mezi 32/64 MB. V systémech s malou (až 64 MB) a velkou (od 256 nebo více) RAM však toto pravidlo vždy nefunguje (je ovlivněna účinnost), kromě toho, jak již bylo zmíněno dříve, musíte vzít v úvahu také množství místní RAM samotné grafické karty. Doporučení v této souvislosti lze proto předložit ve formě následující tabulky s ohledem na možnosti systému BIOS:

Závislost velikosti apertury na velikosti systémové RAM

Modulace rozprostřeného spektra

Clock Synthesizer/Driver je zdrojem vlnění, jehož mezní hodnoty tvoří elektromagnetické rušení (EMI ElectroMagnetic Interference) vysokofrekvenční elektromagnetické záření (interference), které proniká do média šíření (přenosu), a to především díky použití vysokých frekvencí. pro nosič a modulaci. Efekt EMI je založen na přidání dvou nebo více frekvencí, v důsledku čehož se spektrum signálu stává komplexním. Spektrální modulace hodinového pulsu (SSM, jinými slovy SSC Spread Spectrum Clock) umožňuje rovnoměrně rozložit zanedbatelné hodnoty obecného pozadí elektromagnetického záření vycházejícího z jakékoli funkční součásti systému v celém frekvenčním spektru hodinového pulsu. . Jinými slovy, SSM umožňuje „skrýt“ vysokofrekvenční rušení na pozadí užitečného signálu zavedením dalšího dodatečného signálu do jeho spektra, pracujícího ve frekvenčním rozsahu několika desítek kilohertzů (tento proces se nazývá modulace) .

Mechanismus SSM je určen ke snížení rušení harmonických vyšších typů frekvence sběrnice. Teorie signálu říká, že při určité frekvenci v signálovém vedení generuje jakýkoli tvar vlny vyšší typy harmonických oscilací, které se později hromadí a mohou rušit hlavní signál. Jedním ze způsobů, jak tento problém obejít, je ovlivnit hlavní signál o určité frekvenci modulačních kmitů mnohem níže, což je důsledek odchylek ±1 % nominální hodnoty masteru. Typicky je implementace SSM omezena na použití dvou různých hodnot, jejichž jmenovitá frekvence je referenční, nebo nastavení základní frekvence jako maximální (nízkoprofilová modulace) častěji k referenční hodnotě. Ve skutečnosti existuje mnoho důvodů a metod.

Vychází ze skutečnosti, že se zvyšující se frekvencí provozu elektronické součástky vyzařují elektromagnetické rušení, které zase může způsobovat rušení signálu od jiných zařízení. Protože žádné zařízení, které překračuje limit tolerance signálu třetí strany, nemá certifikaci FCC Federal Communications Committee, je důležité pochopit, jak určit úroveň EMI. Nejprve se testované zařízení uvede do rádiového režimu a pomocí měření rušení obrazových a zvukových signálů se určí frekvenční rozsah příjmu v širokém spektru. Citlivost zkoušeného zařízení na šířku pásma je stanovena v řádu 1 MHz. Pokud je hlavní pracovní frekvence modulována, čímž se šířka pásma rozšíří o více než typických 45 MHz, změní se spektrum elektromagnetického rušení: místo ostrých ostrých špiček (běžná forma nemodulovaného EMI) se objeví tzv. „Gaussovy zvony“ (tvar vlny která je horní ohraničena křivkou popsanou Gaussovým rozdělením), v důsledku čehož se výsledná amplituda signálu výrazně zmenší (1/31/4 amplitudy nemodulované nosné frekvence, nosného signálu). Navzdory tomu však zůstává energie konstantní. Protože se šířka impulsu zvětší a zákon zachování energie musí být splněn, bude amplituda tohoto signálu menší.

Povolení spektrální modulace může snížit EMI způsobené nahromaděním těsně rozmístěných součástí pracujících na vysokých frekvencích a zlepšit stabilitu provozu. V případech, kdy se použijí abnormální podmínky („přetaktování“), může zapnutí SSM vést k nestabilitě systému, protože při aktuálně použité velké hodnotě násobiče může modulace ±0,5 % způsobit rozdíl až například 10 MHz pro jeden modulační cyklus. Jinými slovy, pokud procesor pracuje na maximální frekvenci, jeho zvýšení o dalších 10 MHz může být fatální, proto se při provozu systému v abnormálních provozních podmínkách (přetaktování) důrazně nedoporučuje používat SSM (zakázat).

Autodetect DIMM/PCI Clk

Během normálního provozu systému jsou hodinové signály z ovladače přenášeny přes všechny rozšiřující sloty paměti a PCI rozhraní. Každý jednotlivý slot a jeho piny mají svou vlastní indukčnost, impedanci a kapacitu, což má za následek útlum a útlum hodinového signálu. Kromě toho jsou zdrojem EMF (Electric Motion Force, EMF) a EMI signály třetích stran. Tento parametr pomáhá automaticky detekovat a konfigurovat frekvenci provozu paměťových modulů a adaptérů rozhraní PCI. Jeho zahrnutí (Enable) umožňuje snížit vliv elektromagnetického rušení na komponenty instalované v systému, což zase zvyšuje celkovou stabilitu celého systému jako celku.

souhrn

Jedno je tedy jasné: jedinečně rychlý a extrémně spolehlivý systém lze získat pouze s dostatečně kvalitní pamětí. To znamená, že v současné době moderní paměti, pokud se jedná například o SDRAM, musí striktně splňovat všechny kladené technické požadavky, alespoň v rámci specifikace PC100. Nákupem paměti splňující požadavky PC133 získáte dodatečnou záruku, že ty parametry, které byly popsány dříve, lze bezpečně nastavit na doporučené minimum (maximum) a získat nejrychlejší a zároveň spolehlivý systém. Samotnou míru „schopnosti přetaktování“ a odolnost proti poruchám určuje každý paměťový modul, stejně jako systémová (základní deska) svým způsobem. Proto je téměř nemožné dát jednoznačné doporučení ohledně parametrů, které je třeba nastavit. Na druhou stranu však existuje hotové konfigurační schéma, jehož dodržením můžete po určité době vytvořit svůj vlastní systém, který poskytuje maximální výkon a garantovaný provoz. Na otázku, jak se bude chovat paměťový modul a systém jako celek, s nastavením nastaveným v BIOSu, může jednoznačně odpovědět pouze konkrétní OS a specializované testovací balíčky, které dokážou paměťový subsystém zatěžovat poměrně silně, opatrně zkontrolujte a označte možné poruchy nebo chyby. Jinými slovy, pouze znalost a pochopení všech výše popsaných parametrů, stejně jako trpělivost a čas, vám umožní dosáhnout požadovaného výsledku při dosahování oblíbeného cíle každého uživatele PC: sestavit nejrychlejší a nejodolnější systém. ideál poměru "kvalita / výkon".

www.jedec.org

BIOS obsahuje mnoho nastavení, která ovlivňují inicializaci a další provoz téměř všech zařízení nainstalovaných v počítači nebo připojených k jeho portům. Proto se není čemu divit RAM má také možnosti, které lze ovládat z BIOSu. Zejména v BIOSu můžete nakonfigurovat frekvenci, na které bude paměť pracovat, časování (sekvenci) zpoždění při přepínání z jednoho režimu do druhého a někdy i napětí modulu. Právě tyto parametry se často stávají předmětem pozornosti overclockerů – uživatelů, kteří se snaží zvýšit výkon svého počítače a v tomto případě i výkon operační paměti.

Pokud váš počítač občas zamrzne, restartuje se nebo operační systém neustále zobrazuje chybové zprávy při čtení dat, může to znamenat, že RAM pracuje na hranici svých možností. Příčinou poruch může být buď příliš vysoká teplota paměťových čipů, příliš nízké časování nebo nadhodnocená frekvence.

První věc, kterou musíte v tomto případě udělat, je pokusit se řídit časování paměti nebo, pokud to nefunguje, přepnout paměť do automatického nebo výchozího režimu. To lze provést v systému BIOS.

Nejprve musíte jít do systému BIOS. Existuje pouze jeden okamžik, kdy to lze provést - 2-3 sekundy po zapnutí nebo restartování počítače. Ale existuje několik způsobů, jak to udělat, v závislosti na výrobci systému BIOS. V případě AwardBIOS a PhoenixBIOS musíte stisknout klávesu Delete, pro AMIBIOS klávesu F2.

POZNÁMKA! Pokud jde o notebooky nebo netbooky, existuje mnohem více způsobů, jak vstoupit do systému BIOS, protože existují různí výrobci systému BIOS pro notebooky a způsoby vstupu mohou být sofistikovanější.

I když nevíte, který BIOS je na vaší základní desce použit, můžete si ihned po zapnutí nebo restartu počítače přečíst zprávu o tom, jakou klávesu stisknout, abyste se do ní dostali. Tato zpráva se obvykle zobrazuje ve spodní části obrazovky, i když se může objevit i jinde, například po určitých informačních zprávách.

Existuje také poměrně jednoduchý a přímočarý způsob, jak se dostat do VELKÝCH, aniž byste přemýšleli, kterou klávesu stisknout. Ihned po zapnutí nebo restartu počítače stačí stisknout dvě nebo dokonce tři klávesy najednou - F2, Delete a F10: s vysokou mírou pravděpodobnosti budou některé fungovat.

Tak jsme se dostali do BIOSu. Jeho vzhled závisí nejen na výrobci, ale také na datu vydání základní desky. V poslední době je velmi módou vyrábět grafický shell BIOSu, který lze ovládat myší. Ve výsledku může stejný BIOS vypadat úplně jinak. Situaci dále komplikuje skutečnost, že mnoho výrobců základních desek přidává své proprietární nástroje pro přetaktování, což vede k tomu, že se v BIOSu objevují další položky nebo celé sekce.

Bohužel není možné jednoznačně říci, do které sekce musíte jít, abyste našli požadovaný parametr, protože existuje mnoho možností implementace systému BIOS. Můžete se však zaměřit na určité fráze. V případě potřeby mohou mít skupiny následující názvy:

• pokročilý;
• Nastavení čipové sady;
• Pokročilé vlastnosti čipové sady;
• konfigurace paměti;
• konfigurace DRAM;
• Funkce přetaktování;
• MB Intelligent Tweak.

oni sami možnosti může se jmenovat takto:

• CAS# Latency Time;
• Zpoždění RAS# do CAS#;
• Přednabíjení RAS#;
• RAS# Activate to Precharge;
• časování paměti;
• 1T/2T časování paměti;
• napětí paměti;
• DDR2 OverVoltage Control;
• Napětí DIMM;
• Napětí DRAM;
• VDIMM.

Prvních šest parametrů odpovídá za nastavení časování. Princip změny většiny těchto parametrů je celkem jednoduchý: čím menší hodnota, tím rychlejší RAM. V našem případě, aby byl provoz paměti RAM stabilnější, měly by se hodnoty parametrů naopak zvýšit. Bohužel nelze s jistotou říci, které zvýšení které z hodnot bude mít 100% účinek. Proto je při změně dalšího parametru nutné načíst operační systém a kontrolovat změnu teploty: pokud počítač pracuje stabilně, cíle je dosaženo.

Pokročilým uživatelům je dobře znám pojem „přetaktování“, což znamená zvýšení výkonu konkrétní počítačové komponenty oproti běžnému režimu. Postup pro přetaktování RAM zahrnuje ruční nastavení pracovní frekvence modulů, o kterých si dnes chceme povídat.

Než přistoupíme ke zvýšení frekvence paměti, povšimněme si několika důležitých bodů.

• Ne všechny základní desky tuto funkci podporují: nejčastěji se s nastavením frekvence setkáte u modelů zaměřených na hráče nebo počítačové nadšence. Taková nastavení u notebooků také obvykle chybí.
• Nezapomeňte vzít v úvahu typ instalované RAM, zejména v BIOSech, kde je možné ručně nastavit hodnotu frekvence.
• Zvýšené frekvence jsou obvykle doprovázeny zvýšením generovaného tepla, proto se důrazně doporučuje instalovat seriózní chlazení.

Vlastní postup pro zvýšení frekvence paměti se liší od typu BIOSu nainstalovaného na desce.

Pozornost! K úplnému přetaktování RAM nestačí pouhé zvýšení frekvence – budete muset změnit i některé další parametry, jako je časování a napětí! Tomu se věnuje samostatný článek!

Zvažte příklady nejběžnějších možností. Samozřejmě nejprve musíte jít do BIOSu - v článku na níže uvedeném odkazu najdete podrobný průvodce vstupem do rozhraní firmwaru.

Možnost textu

Klasický textový BIOS s ovládáním z klávesnice je sice minulostí, ale pro některé uživatele je stále aktuální.

Vezměte prosím na vědomí - v některých případech mohou možnosti v každém z uvažovaných BIOSů změnit název nebo umístění - záleží na výrobci základní desky.

Grafický shell

Téměř všechny moderní pokročilé desky přicházejí s grafickým rozhraním UEFI, které je pohodlnější se naučit. Proto je nastavení taktovací frekvence RAM v takových verzích firmwaru poměrně jednoduché.

gigabajt

Závěr

Tím končí popis metod pro nastavení frekvence RAM pomocí různých BIOSů. Na závěr ještě jednou připomínáme – tyto parametry byste měli měnit pouze v případě, že dobře rozumíte tomu, co děláte.

Chcete-li, aby počítačový systém fungoval rychleji, můžete si „pohrát“ s RAM a zvýšit její výkon. Jak a proč jinak musíte nastavit nastavení RAM a také kde v systému BIOS změnit nastavení frekvence a časování, článek řekne.

Proč potřebujete nakonfigurovat RAM v systému BIOS

Po instalaci paměti RAM může být užitečná změna jejího nastavení. Ostatně bez dalšího nastavování lišt mohou operátoři pracovat s minimem svých možností. A nastavením paměti RAM po svém ji můžete přetaktovat - zvýšit frekvenci. To může zlepšit výkon vašeho počítače. Je však vhodné vědět, že ne každý operátor a ne všechny základní desky to podporují. Takže pokud je taková příležitost potřebná, měli byste se o to postarat před nákupem komponent.

Rada: pokud plánujete instalovat nové lišty do PC sami, je lepší instalovat kompletní modely, např. , se stejným časováním a frekvencí. V opačném případě bude verze s vyšší frekvencí automaticky fungovat rychlostí té pomalejší, nebo dojde ke konfliktu a celý systém přestane fungovat.

Poznámka: Pár 4GB disků funguje efektivněji než jeden 8GB disk. Dvoukanálový režim umožňuje dosáhnout zvýšení výkonu CPU o 5-10% a GPU - až o 50%. Pokud má počítač 4 sloty a uživatel má dva moduly, pak pro aktivaci vícekanálového připojení byste je měli nainstalovat přes jeden.

Jak nastavit RAM v BIOSu

Existují tři hlavní způsoby, jak změnit nastavení v systému BIOS. Každý z nich odpovídá firmwaru základní desky nainstalované v systému. Z tohoto důvodu by si měl uživatel prostudovat vlastnosti základní desky, než cokoliv změní.

Varování! Dotknutí se subsystému nepřipraveného uživatele znamená možnost něco zkazit a porušit tak podmínky záruky. Pokud existuje nejistota, je lepší jít ke specialistovi.

Ocenění BIOS

1. Během restartování počítače přejděte do systému BIOS pomocí speciální klávesy nebo kombinace tlačítek klávesnice. Může se lišit v závislosti na základní desce.

2. Kombinací Ctrl + F1 se dostanete do nastavení.

3. Otevře se okno, kde je třeba pomocí šipek přejít na „MB Intelligent Tweaker (M.I.T.)“ a stisknout Enter.

4. V další nabídce najděte "Násobitel systémové paměti". Zde můžete změnou násobiče nastavit rychlost hodin RAM nahoru nebo dolů. Zadanou hodnotu nepřeceňujte, jinak hrozí její zhoršení.

Důležité! Jakékoli změny by měly být prováděny postupně: krok za krokem a po každé změně restartujte počítač a zkontrolujte, zda je vše v pořádku.

Poznámka: Výkon paměti RAM můžete zvýšit zvýšením napětí, ale to by mělo být prováděno s maximální opatrností. Bezpečné maximum je 0,15 voltu.

AMI BIOS

Tento systém se příliš neliší od předchozího. Pokud nebyly změněny názvy položek. Po zadání tedy musíte najít "Advanced BIOS Features" a přejít na "Advanced DRAM Configuration" a poté změnit nastavení stejným způsobem jako výše uvedený diagram.

UEFI BIOS

Řešení, které je instalováno ve většině moderních základních desek. Vyznačuje se jasným a atraktivním rozhraním, zpravidla rusifikovaným a podporuje správu. Pro majitele takových desek je procházení sekcí BIOSu pomocí šipek minulostí.

Zde je mnohem více možností pro konfiguraci paměti RAM než v předchozích verzích. Co se dá dělat, naznačuje tabulka.

Jak změnit časování RAM v systému BIOS

Časování udává počet hodinových impulzů, které RAM potřebuje k provedení určité operace. Čím nižší je časování, tím produktivnější je RAM, takže změna časování je užitečný postup.

Ale provádět takové operace intuitivně je nebezpečný podnik, protože tímto způsobem je možné deaktivovat paměť RAM a s největší pravděpodobností nebude možné moduly znovu oživit. Proto je nutné provést předběžné testování pomocí základních nástrojů Windows. Pokud operátor funguje dobře, můžete upravit časování. Poté ve Windows můžete zkontrolovat, zda bylo nastavení úspěšné.

Jak změnit frekvenci paměti RAM v systému BIOS

Kde nastavit hodnotu již bylo popsáno v sekci nastavení, takže zde je to, co je třeba vzít v úvahu při změně.

Věci, které je třeba mít na paměti:

• Když si uživatel nastaví frekvenci například sám, RAM pracuje v základních časováních, například 11-14-14-33. Ale i se sníženou odezvou mnoho modelů funguje bez přerušení.
• Nejúčinnější kombinace: časování - nízká, frekvence - vysoká, ale je třeba zvážit kompatibilitu hodnot.
• Pro zlepšení výkonu se doporučuje aktivovat dvoukanálový režim, a pokud má základní deska 8 slotů pro paměťové proužky, je to ještě lepší: jedná se již o čtyřkanálový režim.

Zajímavý:frekvenční indikátory jsou 3600 MHz. Disponuje také podsvícením a podporou technologie Extreme Memory Profiles, která umožňuje rychlou a pohodlnou konfiguraci paměti.

• Je třeba si uvědomit, že úspěch přetaktování není 100% zaručen. Pokud je nastavení příliš vysoké, paměť nebude fungovat.
• Pokud po několika pokusech o spuštění PC systém nereaguje, musíte vrátit zpět vše, co se změnilo. S tím pomůže propojka Clear CMOS (aka JBAT).

"Pumpovat" RAM tak, aby prokázala svůj nejlepší výkon, aby se zvýšila rychlost počítače, není obtížné. Jen je potřeba vědět, jak správně změnit nastavení a postupovat opatrně.